Ces derniers temps, en discutant du τ scaling (micro-rétrécissement temporel) de Huawei, j’ai constaté que les échanges restaient superficiels, sans toucher au fond du sujet, probablement parce que beaucoup de mes interlocuteurs ne sont pas issus de la filière EE et ignorent la signification classique du symbole τ en électronique. La première constante de temps apprise en cours de circuits est τ = RC, le produit de la résistance d’un fil par sa capacité, qui donne l’ordre de grandeur du temps nécessaire à un signal pour traverser ce fil. Plus le fil est long, plus la résistance et la capacité sont grandes, plus le signal est lent. Dans ce cadre, le micro-rétrécissement géométrique des soixante dernières années est réinterprété comme une modalité de mise en œuvre du micro-rétrécissement temporel : réduire la taille des transistors sert à raccourcir le délai de commutation, resserrer les circuits sert à réduire la longueur des interconnexions métalliques et à diminuer le délai de propagation des signaux. Le micro-rétrécissement géométrique n’est qu’un moyen, la compression des délais est le but. La théorie de Huawei, c’est que lorsque le micro-rétrécissement géométrique ne peut plus progresser, on trouve d’autres méthodes pour continuer à comprimer les délais.

Justement, l’article de He Tingbo sur le τ scaling est sorti en version 2 il y a deux jours, passant de 16 à 23 pages. J’ai comparé les deux versions : les données et les conclusions n’ont pas changé, les ajouts répondent principalement à plusieurs critiques de l’industrie sur la version 1. Il y a trois points principaux à discuter.

Le plus important, c’est l’apport de preuves expérimentales à l’affirmation précédente « amélioration de l’efficacité énergétique de 41 % ». Dans la version 1, ce chiffre n’avait ni référence ni condition de test, ce qui en faisait le point le plus facile à remettre en question. La version 2 ajoute un tableau de comparaison complet. La référence est le Kirin 9030 Pro de 2025, les deux puces utilisant le même nœud de procédé mature, la différence clé étant que la référence est une conception plane traditionnelle, tandis que le Kirin 2026 replie le chemin critique sur deux couches de wafer supérieure et inférieure. Le repliement raccourcit les interconnexions, réduit le délai d’interconnexion, et la marge de timing supplémentaire sur le chemin critique se transforme directement en augmentation de la fréquence d’horloge maximale : à une alimentation de 1,1 V, la fréquence maximale atteint 3,1 GHz, soit 13 % de plus que la référence. Quant à « l’amélioration de l’efficacité énergétique de 41 % », elle provient d’un point de fonctionnement spécial : tension réduite à 0,9 V, fréquence réduite à 2,5 GHz, pour une comparaison à performance égale avec la référence. La consommation mesurée à 25 °C est de 0,59 fois celle de la référence. L’estimation théorique est également valable : la puissance dynamique est approximativement proportionnelle au carré de la tension ; une baisse de 18 % de la tension d’alimentation contribue à elle seule, par le terme quadratique, à environ un tiers de la réduction ; en ajoutant la baisse de fréquence de 9 % et la réduction de capacité des interconnexions due au repliement, on tombe juste autour de 0,59. Ainsi, la signification précise de l’amélioration de l’efficacité énergétique de 41 % est une réduction de consommation à performance égale, en convertissant essentiellement la marge de timing gagnée par le repliement en réduction de consommation ; le gain d’efficacité énergétique provient du repliement logique. De plus, la version 2 inclut une donnée supplémentaire : après empilement double couche, la densité de puissance est en fait inférieure de 5,6 % à celle de la référence.

Le deuxième ajout répond à la question la plus fréquente des pairs : l’empilement 3D existe depuis longtemps, avec l’AMD 3D V-Cache et l’Intel Foveros en production de masse, alors qu’a de nouveau votre LogicFolding ? Pour comprendre la réponse de l’article, il faut d’abord savoir comment les signaux passent entre les deux couches de puce : grâce à des points de collage intercouches, qui fonctionnent comme des ascenseurs reliant les deux niveaux. Dans les empilements 3D produits en série jusqu’à présent, l’espacement plan des points de collage était compris entre 9 micromètres et plusieurs dizaines de micromètres, ce qui permet d’organiser environ dix mille connexions par millimètre carré, suffisant pour connecter un bloc de cache complet à un bus. Ainsi, les conceptions antérieures consistaient à déplacer un bloc fonctionnel complet vers la couche supérieure, par exemple AMD empilant un bloc de cache complet au-dessus du processeur, les deux couches étant conçues séparément et reliées par une interface. Mais à l’intérieur d’une puce, un millimètre carré contient des centaines de millions de transistors ; vouloir placer des portes logiques adjacentes l’une sur la couche supérieure, l’autre sur la couche inférieure est impossible avec cette densité de connexion. Le Kirin 2026 réduit l’espacement plan des points de collage à 1,5 micromètre, soit 440 000 connexions par millimètre carré, une densité comparable à celle des fils métalliques de la couche supérieure à l’intérieur de la puce. Le coût d’un câblage traversant les couches est maintenant presque identique à celui d’un câblage dans les couches métalliques internes. À ce stade, les deux wafers de silicium fusionnent électriquement en un seul bloc ; les outils EDA peuvent décider, au niveau de la porte logique, quelle porte placer sur la couche supérieure et laquelle sur la couche inférieure, et confier à l’algorithme une optimisation globale, avec un degré de liberté de conception sans commune mesure avec le passé. L’article explique également pourquoi ils n’ont pas emprunté une voie plus radicale, celle de fabriquer directement une couche de dispositifs au-dessus d’une autre. Cette voie offre les interconnexions intercouches les plus fines, mais la fabrication de la deuxième couche nécessite des températures élevées qui endommageraient la première couche déjà réalisée, et elle est actuellement impossible en production de masse.

Le troisième point concerne la gestion thermique. L’empilement vertical augmente significativement la densité thermique par unité de surface, et le chemin de dissipation thermique de la couche inférieure est obstrué par la couche supérieure ; c’est la première critique à laquelle l’empilement 3D ne peut échapper, et la version 1 n’en discutait pas en profondeur. La version 2 reconnaît ouvertement que la gestion thermique reste un défi clé de l’architecture LogicFolding, et propose comme contre-mesure une partition et un plan de placement thermosensibles : dès la phase de conception, les circuits à forte consommation sont exclus du repliement, et on évite structurellement que des modules à forte consommation soient adjacents verticalement, pour empêcher la superposition de points chauds. L’article ne précise pas si cette stratégie est une contrainte manuelle imposée par les ingénieurs ou un processus automatisé intégré dans les outils EDA internes, mais il liste explicitement la chaîne d’outils multiphysique comme l’investissement le plus important des dix prochaines années. Avec les données de mesure montrant une densité de puissance inférieure de 5,6 % à celle de la référence au point de fonctionnement à performance égale, le problème de dissipation thermique reçoit une réponse positive. Cependant, cette approche est essentiellement une esquive : lorsque le nombre de couches empilées augmente à trois ou quatre, l’espace de choix des circuits repliables sera continuellement comprimé par les contraintes thermiques, et l’article ne développe pas cette limite.

De plus, la version 2 ajoute une photo de coupe microscopique de l’interface de collage entre les deux wafers de silicium, et précise explicitement qu’il s’agit d’un collage hybride wafer-on-wafer. Cette spécification mérite d’être comparée avec l’industrie : un collage hybride wafer-to-wafer avec un espacement de 1,5 micromètre utilisé dans une puce logique de production de masse est sans précédent. Le SoIC de TSMC a actuellement un espacement de production de 6 micromètres, et le Foveros Direct d’Intel de 9 micromètres, ce qui est vraiment impressionnant.

Après avoir comparé les deux versions de l’article, j’ai encore deux questions. L’une concerne l’équipement : qui fournit l’équipement de collage à cette spécification ? L’article dit seulement que c’est le résultat de nombreuses années de développement de procédés au sein d’un écosystème multi-fournisseurs. L’autre concerne les outils EDA : concevoir les deux couches de silicium comme une seule puce est impossible avec les outils EDA existants sur le marché, et l’article le reconnaît, indiquant seulement que les détails méthodologiques seront « publiés dans quelques mois ». Pourtant, dans le tableau des fréquences, le Kirin de la génération 2027 à 3,39 GHz est déjà marqué comme ayant une puce réelle, ce qui montre que ces outils ont été opérationnels en interne chez Huawei depuis longtemps, et qu’ils ont fonctionné sur au moins deux générations de produits. Personnellement, je suppose que Huawei a développé ces EDA elle-même. Les personnes informées sont les bienvenues pour en discuter.