La capacité de production CoWoS de TSMC est saturée. Comment la nouvelle technologie d'encapsulation CoPoS peut-elle augmenter la production de puces IA et quelles sont les différences ?

La technologie d'encapsulation avancée CoWoS de TSMC est devenue le goulot d'étranglement le plus serré de la chaîne d'approvisionnement en IA : délais de 52 à 78 semaines, utilisation de la capacité proche de 98 %, toutes les commandes des grands clients sont bloquées. Une solution pourrait être l'utilisation de la nouvelle technologie d'encapsulation CoPoS.

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Table des matières

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• CoWoS a atteint son plafond
• La percée carrée
• Potentiel futur et variables

La technologie d'encapsulation avancée CoWoS de TSMC, qui détient plus de 60 % de parts de marché, est confrontée à un problème de forme physique incontournable. La surface du masque du nouveau GPU Rubin de NVIDIA atteint 5,5 fois la spécification actuelle, et une tranche de silicium ronde de 12 pouces ne peut produire au maximum que sept ensembles, souvent seulement quatre en tenant compte du rendement pratique.

Et la réponse de TSMC n'est pas d'agrandir la tranche ronde, mais de passer au carré. Ce changement pourrait être une course qui déterminera la vitesse d'approvisionnement en puissance de calcul IA pour les cinq prochaines années.

CoWoS a atteint son plafond

CoWoS (Chip on Wafer on Substrate) est actuellement la technologie d'encapsulation avancée la plus rentable de TSMC. En termes simples, elle consiste à coller une puce de calcul et une puce mémoire sur une couche intermédiaire ronde, puis à l'encapsuler en une puce IA complète.

La couche intermédiaire agit comme une carte adaptateur de haute précision, permettant des communications à grande vitesse entre les puces. Le matériau est le silicium, et la taille du masque est limitée physiquement et difficile à agrandir.

Le problème est que la tranche est ronde, tandis que le masque (la surface maximale pouvant être traitée en une seule exposition) devient de plus en plus grand. Les bords ronds laissent un grand espace où l'on ne peut pas découper de puces complètes, plus la puce est grande, plus le gaspillage est élevé. Si la nouvelle génération de GPU conserve l'architecture actuelle, le nombre de puces viables par tranche ronde tombe à un seul chiffre.

Les puces IA à haute consommation fonctionnant longtemps génèrent beaucoup de chaleur. Les trois matériaux (puce, couche intermédiaire, substrat) ont des coefficients de dilatation thermique différents, ce qui entraîne des contractions inégales après refroidissement et provoque des problèmes de gauchissement, réduisant directement le rendement d'encapsulation.

L'accumulation de ces limitations fait de CoWoS le goulot d'étranglement le plus serré de toute la chaîne d'approvisionnement en IA : les délais atteignent 52 à 78 semaines, soit plus de trois fois les 12 à 18 semaines pour les tranches logiques ; l'utilisation de la capacité reste longtemps entre 95 % et 98 %, avec un écart offre-demande d'environ 20 %.

Les commandes de NVIDIA, Google et Amazon sont toutes bloquées. Même si la capacité mensuelle de CoWoS est portée à 140 000 tranches d'ici fin 2026, la demande reste insatisfaite.

La percée carrée

La solution de TSMC est CoPoS (Chip on Panel on Substrate), ce qui signifie, en termes simples, remplacer le support de couche intermédiaire de la tranche ronde par un panneau rectangulaire, avec un objectif initial de substrat de 310 x 310 mm.

L'avantage clé est l'efficacité d'utilisation de la surface. Avec le même matériau, une puce IA phare ne peut être encapsulée qu'en quatre exemplaires sur une tranche ronde, mais en passant à un panneau carré, on peut raisonnablement atteindre 9 à 16 exemplaires. Sur la même surface de panneau, le nombre de sorties est multiplié par deux à quatre, ce qui équivaut à doubler la capacité d'encapsulation sans ajouter d'équipement, une "double invisible".

Mais cela n'est pas aussi simple que de découper un cercle en un carré. Les quatre coins du panneau carré sont sujets à des concentrations de contraintes lors du processus, et en raison d'une dilatation thermique inégale, le substrat peut se déformer, risquant de faire baisser le rendement au lieu de l'augmenter. TSMC parie que les avantages à long terme compenseront les coûts de mise au point du processus à court terme.

Potentiel futur et variables

L'objectif à long terme de CoPoS est de remplacer la couche intermédiaire en silicium par un substrat en verre.

Le verre est un tournant crucial car il combine plusieurs choses que le silicium ne peut pas faire : plus plat, plus grande surface, contourne directement le plafond physique de la taille du masque en silicium, avec une perte de signal plus faible, permettant d'empiler plus de couches de mémoire et d'accueillir des puces de calcul plus grandes. La feuille de route de TSMC montre qu'en 2029, le facteur de masque atteindra 14x, la puissance de calcul multipliée par 48, et un seul boîtier pourra contenir 24 HBM5E.

Mais les avantages et les risques du verre sont les deux faces d'une même médaille. Il est dur, fragile, sensible aux chocs thermiques, et un défaut lors du traitement de grande surface peut entraîner la mise au rebut de la plaque entière, avec un risque de rendement bien supérieur à celui des processus de silicium matures. La capacité à produire en série de manière stable est pratiquement la condition sine qua non de la réussite de CoPoS.

En termes de calendrier, TSMC a déjà mis en place une ligne de R&D chez sa filiale VisEra en 2025, 2026 est une année clé pour la validation des matériaux et des équipements, avec une validation possible dès juin ; 2027 verra le début de la production d'essai, et la production en série officielle est prévue entre la seconde moitié de 2028 et 2029. Cela signifie que la véritable expédition en volume de CoPoS prendra au moins trois ans.