IBM dévoile l'architecture de puce « Nanostack » à 0,7 nanomètre : une densité deux fois supérieure à la génération actuelle, en production de masse dans 5 ans.

IBM a annoncé le 25 la première technologie de puce de 0,7 nanomètre au monde, adoptant la nouvelle architecture d'empilement tridimensionnel de nanofeuilles « Nanostack », intégrant près de 100 milliards de transistors sur une seule puce, avec une densité double de celle de la génération 2 nanomètres. IBM estime que la production en série commencera dans les 5 ans au plus tôt. (Contexte précédent : UBS et TD Cowen ont relevé le même jour l'objectif de cours d'Arm à 475 dollars, invoquant les revenus futurs de ses propres CPU) (Contexte complémentaire : valorisation à 2,5 milliards de dollars ! Le développeur du robot humanoïde Digit entre en Bourse via un SPAC)

L'industrie des semi-conducteurs fait face à un mur invisible : à mesure que les transistors deviennent plus petits, jusqu'à l'échelle atomique, l'effet tunnel quantique commence à laisser passer le courant « à travers le mur », et la voie traditionnelle de la miniaturisation plane touche presque à sa fin. L'industrie appelle ce goulot d'étranglement la « fin de la miniaturisation des procédés », mais IBM a affirmé lors de la conférence de recherche VLSI 2026 avoir trouvé une nouvelle voie pour contourner ce mur.

Les transistors ne rétrécissent plus, ils s'empilent vers le haut

L'architecture « Nanostack » présentée par IBM, dont le nom complet est conception d'empilement tridimensionnel à base de nanofeuilles (three-dimensional, nanosheet-based design). En termes simples, il ne s'agit plus d'essayer de rendre les transistors plus plats et plus larges, mais d'empiler verticalement plusieurs couches de transistors comme des blocs de construction, permettant à chaque couche d'optimiser indépendamment ses matériaux et ses performances.

Il s'agit d'une mise à niveau fondamentale de la technologie des nanofeuilles. La technologie des nanofeuilles elle-même est l'architecture la plus avancée actuelle inventée par IBM à la génération précédente, et Nanostack y ajoute désormais une dimension supplémentaire. Jay Gambetta, directeur de la recherche chez IBM, a déclaré : « Nous ne fabriquons pas seulement des transistors plus petits, nous réinventons la façon dont les puces sont construites. »

Sur le plan de la validation technique, IBM a confirmé la faisabilité de Nanostack grâce à trois tests clés : l'intégration CMOS avec liaison diélectrique ultra-mince, la démonstration d'ingénierie à double canal, et le fonctionnement réel d'un inverseur CMOS. Ce dernier est particulièrement crucial, l'inverseur étant l'unité de calcul la plus fondamentale des circuits logiques numériques ; le fait qu'il fonctionne démontre la viabilité de cette architecture dans un environnement de circuit réel.

Les articles de recherche VLSI présentés lors de la même conférence montrent également que l'architecture Nanostack réduit la surface de la SRAM de 40 %. Lors de l'inférence IA, de nombreuses lectures de poids de modèles sont nécessaires ; plus la SRAM est dense, plus l'efficacité de la puce à traiter les charges de travail IA est élevée. Une réduction de surface de 40 % signifie qu'on peut placer plus de cache dans le même espace, ou économiser plus d'énergie pour le même volume de cache.

La tension comparative derrière les chiffres

Pour comprendre l'ampleur de cette annonce, plusieurs ensembles de chiffres méritent d'être mis en parallèle.

Lorsqu'IBM a annoncé sa technologie 2 nanomètres en 2021, elle a communiqué sur le jalon de « 50 milliards de transistors sur un ongle ». Cette génération 0,7 nanomètre pousse ce chiffre pour la même surface à près de 100 milliards, presque doublant la densité. Mais le « nœud nanométrique » ici n'est pas une dimension physique précise dans le contexte des semi-conducteurs modernes, mais un nom de génération technologique. 0,7 nanomètre ne signifie pas que les transistors ont réellement 0,7 nm de large, mais un marqueur de génération qui représente un bond significatif en densité, performances et efficacité énergétique par rapport à la génération précédente.

Dimension des performances : par rapport à la puce 2 nm d'IBM, à consommation identique, les performances augmentent jusqu'à 50 % ; inversement, à performances identiques, la consommation diminue jusqu'à 70 %. Pour les clusters d'entraînement IA nécessitant des calculs massifs et de longue durée, un écart d'efficacité énergétique de 70 % se traduit directement par une réduction significative des coûts d'électricité et de refroidissement.

Dimension temporelle : IBM a déclaré qu'une production en série est envisageable « dans les 5 ans au plus tôt ». Cette formulation comporte une certaine flexibilité ; 5 ans est un scénario optimiste, la production réelle dépendant de nombreux facteurs tels que le rendement, la chaîne d'approvisionnement et la demande des clients. IBM a également annoncé son projet de construire la première fonderie de puces d'ordinateurs quantiques purement quantiques au monde, « Anderon », montrant que ses capacités de R&D avancent simultanément sur plusieurs voies technologiques.