SemiAnalysis décompose le Huawei Kirin 9030 : le processus de fabrication ne progresse plus, pliez la puce.

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Dans le domaine de l'ingénierie inverse des semi-conducteurs, TechInsights domine depuis des décennies. Le week-end dernier, Dylan Patel de SemiAnalysis a officiellement publié son premier rapport de déconstruction public sous le nom de STEEL (Teardown Engineering & Evaluation Lab), ciblant directement l’un des puces les plus suivies au monde, le Kirin 9030 Pro embarqué dans le Huawei Mate 80 Pro, utilisant la technologie de procédé N+3 de SMIC, la plus avancée.

Le moment est intrigant. TechInsights est en cours de vente à un fonds de private equity, tandis que SemiAnalysis dépasse déjà les revenus de ce géant historique. Dylan a choisi ce moment pour frapper fort, avec un rapport de déconstruction d’une technicité extrême, accompagné de photos réelles de la puce prises dans un laboratoire en Oregon.

Le titre du rapport est une bombe : la distance minimale entre métaux (M0 pitch) du N+3 de SMIC n’est que de 32,5 nm, plus petite que les 36 nm du procédé 18A utilisé dans le dernier processeur Panther Lake d’Intel.

SMIC, sans machine EUV, a-t-il réussi à réduire la distance entre métaux plus que Intel ?

Si l’on ne regarde que le titre, cela pourrait faire exploser tout le secteur des semi-conducteurs, mais SemiAnalysis lui-même a tempéré dans la deuxième phrase du rapport, en qualifiant cette métrique de « cherry picked », un indicateur choisi délibérément.

Cet article vous aidera à comprendre ce rapport de déconstruction,

Densité atteinte, coût élevé

Le procédé N+3 de SMIC a effectivement égalé la densité de transistors du N6 de TSMC.

Grâce à une analyse par TEM (microscopie électronique en transmission), le laboratoire STEEL a mesuré une densité de Bohr de 113,4 MTr/mm² pour le N+3, légèrement supérieure aux 107,7 MTr/mm² du N6 de TSMC. La hauteur des cellules est passée de 252 nm pour le N+2 à 228 nm, et l’espacement des grilles de contact (CGP) est passé de 63 nm à 57 nm. Ces chiffres indiquent qu’avec une lithographie DUV pure, SMIC a pu atteindre une densité logique comparable à celle du processus 7 nm de TSMC, sans EUV.

Mais à quel prix ?

Le niveau M0 de SMIC utilise la quadruple patterning auto-alignée (SAQP), c’est-à-dire qu’un seul masque est utilisé pour quatre étapes de traitement afin d’obtenir des lignes plus fines. TSMC N6, dans la même couche, n’utilise que la double patterning (SADP). La quadruple patterning implique plus de masques, une précision d’alignement plus exigeante, des processus plus complexes, et donc un coût bien plus élevé.

SemiAnalysis a directement illustré ce coût dans ses images de coupe : les rainures M0 du N+3 présentent un profil nettement en forme de trapèze inversé (plus étroites en bas qu’en haut), avec une bande d’accumulation de barrières de blocage visible au fond. Bien que cette morphologie facilite le remplissage en cuivre, à une distance de 32,5 nm, la maîtrise du procédé devient extrêmement difficile.

Pour faire une analogie compréhensible pour un trader : SMIC fabrique des billets de même valeur, mais chaque billet coûte plusieurs fois plus cher à produire que chez TSMC, avec un risque de rendement plus élevé. La densité est la même, mais l’économie est totalement différente.

Kirin 9030 : exploiter chaque millimètre de silicium dans des conditions limitées

La conception des puces Huawei HiSilicon est une autre histoire.

En termes de surface, le Kirin 9030 est presque identique au 9020 (environ 140 mm²), mais il intègre plus de fonctionnalités : le CPU passe d’un gros cœur + 3 cœurs moyens à 1 gros + 4 moyens, le GPU passe de 4 unités de calcul à 6, et le NPU a un cœur Tiny supplémentaire, avec une augmentation de toutes les caches. La densité N+3 permet à Huawei d’intégrer plus d’unités logiques dans la même taille de puce.

En termes de performance, le laboratoire STEEL cite des scores publics, avec une position claire : la performance GPU du Kirin 9030 (Maleoon 935) est approximativement équivalente à celle des flagships de 2022, avec une augmentation de 70 % du score 3DMark WLE par rapport à la génération précédente, dépassant légèrement le Snapdragon 8+ Gen 1, mais avec un écart de 2,4 à 2,6 fois par rapport au Snapdragon 8 Elite Gen 5 actuel.

Le CPU illustre encore mieux le problème. La performance par cycle (IPC) du gros cœur TaiShan Prime est comparable à celle de l’Arm Cortex-X2, une conception de 2021. Le cœur Firestorm M1 d’Apple, lancé en 2020, a une IPC encore 35 % plus élevée. Le dernier cœur Apple M5 P dépasse de 60 % l’IPC, avec une performance absolue 2,7 fois supérieure.

L’origine de cet écart ne réside pas dans la conception, mais dans le procédé. Apple et Qualcomm utilisent tous deux le N4 et le N3P de TSMC, qui ont des avantages fondamentaux en courbe tension-fréquence : pour une même surface, ils peuvent intégrer plus de transistors, et pour une même consommation, atteindre des fréquences plus élevées. La conception des cœurs Huawei, bien qu’étant de premier plan dans l’industrie, est basée sur une génération antérieure, limitée par une technologie de fabrication deux générations en retard.

Quand le procédé ne progresse plus, Huawei pense à « plier » la puce

La partie la plus visionnaire du rapport concerne la loi de réduction τ et la feuille de route LogicFolding, dévoilées par Huawei lors de la conférence ISCAS 2026.

La réduction traditionnelle en semi-conducteurs se fait en deux dimensions : miniaturiser les transistors et affiner les interconnexions métalliques. La loi de Moore a principalement consisté à faire cela pendant des décennies. Huawei propose maintenant la réduction τ, qui transfère l’optimisation du domaine spatial vers le domaine temporel, en réduisant le temps de déplacement et de traitement des données, notamment la latence de commutation des transistors, la propagation du signal, et la latence de calcul et de stockage.

LogicFolding est la mise en œuvre pratique de cette théorie. En termes simples, cela consiste à diviser un même module logique en deux couches superposées face à face, reliées par une liaison hybride à très faible espacement. L’avantage immédiat est de raccourcir le chemin critique du signal. Dans les puces modernes, une grande partie de la consommation et de la latence provient de la conduite de longues lignes et de buffers de relais. En empilant verticalement la logique, le chemin critique est raccourci, la fréquence peut augmenter, et la consommation diminuer.

Huawei propose une feuille de route ambitieuse : le gros cœur du Kirin 9030 atteindrait 2,75 GHz, avec des prototypes déjà testés à 3,39 GHz, et un objectif de 5 GHz d’ici 2031. Par la même occasion, la densité équivalente serait portée à 295 MTr/mm² grâce à une empilement 3D, visant le niveau 14A de TSMC.

SemiAnalysis reste prudent. Ils soulignent que la méthode de calcul de la densité de Huawei diffère : la densité en 3D est calculée en fonction de la surface de l’emballage, en empilant plusieurs couches de logique active, ce qui donne des chiffres plus élevés. Si l’on applique la même méthode à l’AMD MI450X (N2 supérieur + N3P inférieur), la densité théorique atteindrait 460,2 MTr/mm², bien au-delà de l’objectif de Huawei pour 2031.

Mais la direction est importante. Huawei, en suivant cette voie, cherche essentiellement à transférer la charge de la fabrication vers le concepteur de systèmes, dans un contexte où le procédé est limité. AMD, avec ses V-Cache en 3D et ses interconnexions empilées, a déjà commencé à faire cela. Huawei veut aller plus loin, en divisant un même bloc logique en plusieurs couches verticales, ce qui représente un défi d’ingénierie d’un tout autre niveau.

L’exportation et la réorganisation de la compétition

La conclusion de SemiAnalysis est claire : les restrictions à l’exportation n’ont pas empêché la progression des puces chinoises, mais ont modifié leur trajectoire et leur coût.

Le N+3 de SMIC prouve qu’il est possible d’atteindre un niveau logique N6 sans EUV. Mais cette voie est plus coûteuse, plus complexe, avec un taux de rendement plus difficile à maîtriser. Plus on descend, plus la difficulté marginale augmente : plus de masques, des alignements plus précis, une patterning multiple plus coûteuse. Théoriquement, le N+4 pourrait atteindre 137,8 MTr/mm² (en regard du N5 de TSMC), et le N+5, avec alimentation arrière, pourrait approcher le HP de 18A d’Intel. Mais chaque étape est plus difficile, plus chère, avec une marge d’erreur plus faible.

Par ailleurs, les procédés N+2 et N+3 de SMIC migrent vers Huahong, et des sociétés comme Alibaba Pingtouge ou Cambrian pourraient en bénéficier. La diffusion des connaissances en fabrication de puces, passant d’un seul fondeur à un écosystème, dilue l’impact des sanctions ciblant une seule entreprise.

Côté conception, Huawei et l’Université de Pékin développent déjà des prototypes d’outils EDA nationaux pour LogicFolding. Cela ne remplace pas encore la suite complète de Synopsys ou Cadence, mais l’EDA domestique évolue vers une optimisation conjointe « architecture-processus-encapsulation ».

Un détail intéressant : lors de la déconstruction, SemiAnalysis a découvert que la DRAM du Kirin 9030 Pro provient de Samsung (K4L2E165YD, LPDDR5X-9600, processus 1a), tandis que la version 16 Go Pro Max combine des composants de Samsung et ChangXin Memory (CXMT). La puce de ChangXin est datée de la 45e semaine de 2025, avec une densité de procédé comparable à la norme 1z. Cela indique que la mémoire de stockage chinoise commence à entrer dans la chaîne d’approvisionnement des flagships Huawei, même si le procédé reste une ou deux générations en retard par rapport à Samsung et SK Hynix.

Pour les investisseurs, le vrai signal à suivre est de savoir si la voie de la 3D stacking de Huawei pourra, à coût maîtrisé, permettre aux puces chinoises de répondre aux besoins dans les smartphones, l’IA, les réseaux, etc.

Une fois cette capacité atteinte, la valeur stratégique de cette chaîne d’approvisionnement sera réévaluée.