τ Scaling : Huawei conçoit un nouveau moteur de croissance pour l'après-ère de Moore

Au cours des 60 dernières années, l'industrie des semi-conducteurs a toujours progressé en réduisant la taille des transistors (la loi de Moore), devenant de plus en plus petits, plus denses et moins coûteux.

Mais aujourd'hui, cette voie est bloquée :

Les bénéfices des procédés en dessous de 7 nm chutent violemment

Le coût des machines de lithographie est astronomique

Le coût de conception d'une puce en procédé avancé dépasse 1 milliard de dollars

Le coût d'un seul transistor ne diminue pas, il augmente même

L'équipe de semi-conducteurs de Huawei a validé une nouvelle direction en 6 ans, avec 381 puces de production :

Ne pas se battre sur la taille, mais sur le temps.

Propose la théorie de la réduction τ (τ Scaling) :

Considérer le « temps » comme indicateur d'optimisation central, compresser toute la chaîne de caractéristiques dans le temps τ, de l'ouverture du transistor (picoseconde) à la tâche du centre de données (seconde), couvrant 12 ordres de grandeur.

En résumé :

Autrefois, on comparait la taille, maintenant on compare la vitesse, la latence, et l'efficacité.

I. Qu'est-ce que la réduction τ ?

τ est le délai / constante de temps de chaque couche, répartie en quatre niveaux :

Transistor : vitesse de commutation

Circuit : délai de transmission du signal

Puce : délai de calcul et d'accès mémoire

Système : synchronisation de communication de bout en bout

L'objectif est de compresser τ à l'échelle de toute la pile, en utilisant une métrique unique pour l'optimisation du procédé, du circuit, de l'architecture et du système, évitant de travailler en silo.

II. Application mobile : LogicFolding (pliage logique)

Sans changer de procédé, empiler verticalement la puce, en utilisant une fusion de haute précision pour répartir les chemins critiques sur plusieurs couches, comme empiler des étages dans un bâtiment.

Densité de transistors : augmentation de 55 % (de 155 à 238 millions par mm²)

Efficacité énergétique : augmentation de 41 %, fréquence principale : +13 %

Fréquence SRAM : augmentation de plus de 40 %

Le Kirin 2026 atteindra une fréquence de 3,1 GHz, avec un objectif de 4 GHz en 2029

III. Application dans les centres de données AI : compression de toute la chaîne pour réduire la latence

80 % de la consommation d'énergie et 70 % des coûts des clusters AI sont liés au transfert de données, l'enjeu principal étant la réduction du temps de communication.

1. Bus unifié (Unified Bus)

Suppression des protocoles multiples, réduction du délai d'accès à distance de dizaines de microsecondes à environ 100 nanosecondes, soit 500 fois plus rapide.

2. Hi-ONE interconnexion optique

Débit de 8 Tb/s par module, remplacement des câbles en cuivre par la fibre optique, distance portée de 1 m à 100 m, adaptée aux clusters de milliers de cartes.

3. Folding 3D

Résoudre le problème de l'augmentation rapide de la surface et du décalage des interfaces dans l'emballage 2,5D, en déplaçant la mémoire, l'alimentation et les ports optiques vers un plan vertical, tout en augmentant la capacité de calcul.

Prévision : en 2035, l'intégration du matériel AI sera augmentée de plus de 100 fois

IV. Fusion de la logique et de la mémoire

Au début, CPU et mémoire évoluaient séparément, mais à l'ère de l'IA, le transfert de données est plus critique que le calcul, la mémoire et la logique doivent être intégrées en 3D de manière étroite, ce qui donne plus de pouvoir à la chaîne industrielle dans la mémoire et l'emballage.

V. Défis restants

Les outils EDA doivent s'adapter à la conception en empilement 3D

Optimiser les différences de procédé entre wafers et la perte lors de l'interconnexion verticale

Développer de nouvelles normes d'efficacité énergétique et de benchmarks

Conclusion

La fin de l'ère de la taille selon la loi de Moore, et le début de l'ère de la réduction du temps.

Il ne faut pas se focaliser uniquement sur les machines de lithographie les plus avancées, mais utiliser l'empilement 3D, l'architecture système et l'optimisation de l'interconnexion pour continuer à améliorer la performance et l'efficacité.

Ce sera la voie principale pour les semi-conducteurs dans la prochaine décennie.