Comprendre en un seul article le bassin de profit et le paysage industriel des niveaux de stockage de l'IA

L’entreposage par intelligence artificielle peut être divisé en six couches,

1. SRAM sur puce

2. HBM

3. DRAM sur la carte mère

4. Couche de pooling CXL

5. SSD de niveau entreprise

6. NAS et stockage d’objets en nuage

Ce niveau est classé selon l’emplacement du stockage, plus on descend, plus on s’éloigne de l’unité de calcul, et plus la capacité de stockage est grande.

En 2025, ces six couches (SRAM sur le chip de puissance de calcul, en excluant la valeur embarquée) représenteront environ 229 milliards de dollars, dont la moitié sera occupée par la DRAM, 15 % par le HBM, et 11 % par le SSD.

Concernant la rentabilité, chaque couche est extrêmement concentrée en oligopoles, les trois premières ayant généralement une part de marché supérieure à 90 %.

On peut diviser ces pools de profit en trois catégories,

1. Pool à haute marge dans la couche de silicium (HBM, SRAM embarqué, SSD QLC)

2. Pool émergent à haute marge dans la couche d’interconnexion (CXL)

3. Pool de croissance à effet de levier dans la couche de service (NAS, stockage d’objets en nuage)

Les trois types de pools ont des propriétés, des taux de croissance et des barrières à l’entrée différents.

Pourquoi le stockage est-il stratifié ?

Parce que sur les puces CPU responsables du contrôle et GPU responsables du calcul, il n’y a que des caches temporaires, c’est-à-dire du SRAM sur puce. Cet espace cache est trop petit, ne peut contenir que des paramètres temporaires, et ne suffit pas pour de grands modèles.

En dehors de ces deux puces, il faut une mémoire externe plus grande pour stocker de grands modèles et le contexte d’inférence.

C’est très rapide, mais le transfert de données entre différents niveaux de stockage entraîne des latences et une consommation d’énergie, ce qui pose le plus grand problème.

Ainsi, actuellement, trois directions sont privilégiées,

1. Empiler le HBM, rapprocher la mémoire du GPU pour réduire la distance de transfert

2. CXL, pooling de mémoire à l’échelle du rack, partage de capacité

3. Fusion du calcul et du stockage sur la même puce de wafer, stockage et calcul intégrés

Ces trois directions détermineront la forme de chaque pool de profit dans les cinq prochaines années.

Voici la stratification spécifique,

L0 SRAM sur puce : le pool de profit exclusif de TSMC

SRAM (Static Random-access Memory, mémoire statique à accès aléatoire) est le cache interne du CPU/GPU, intégré dans chaque puce, sans transaction séparée.

Le marché des SRAM indépendants ne représente que 1 à 1,7 milliard de dollars, avec Infineon (environ 15 %), Renesas (environ 13 %), ISSI (environ 10 %) comme principaux acteurs, un marché modeste.

Ce pool de profit est détenu par TSMC, chaque génération de puces IA nécessitant plus de wafers pour intégrer davantage de SRAM.

Et plus de 70 % des wafers de procédés avancés mondiaux sont en possession de TSMC. La surface de SRAM sur chaque H100, B200, TPU v5, etc., finit par devenir le chiffre d’affaires de TSMC.

L1 HBM : le plus grand pool de profit à l’ère de l’IA

HBM (High Bandwidth Memory, mémoire à haute bande passante) consiste à empiler verticalement la DRAM (Dynamic Random-access Memory, mémoire dynamique à accès aléatoire) via la technologie TSV (Through-Silicon Via), puis à l’encapsuler avec CoWoS, et à la placer à côté du GPU.

Le HBM détermine presque seul la capacité des accélérateurs IA à exécuter de grands modèles. SK Hynix, Micron, Samsung détiennent presque 100 % de parts de marché.

Au premier trimestre 2026, la répartition du marché est : SK Hynix 57-62 %, Samsung 22 %, Micron 21 %. SK Hynix a obtenu une part importante des achats de NVIDIA et autres, étant le fournisseur dominant actuel.

Lors de la conférence téléphonique sur les résultats du premier trimestre 2026, Micron a indiqué que le TAM (marché total potentiel) du HBM croîtrait à un taux annuel composé d’environ 40 %, passant d’environ 35 milliards de dollars en 2025 à 100 milliards en 2028, avec une échéance deux ans plus tôt que prévu.

L’avantage clé du HBM réside dans sa marge bénéficiaire extrêmement élevée. Au premier trimestre 2026, la marge opérationnelle de SK Hynix a atteint un record de 72 %.

Les raisons de cette forte rentabilité,

1. La fabrication TSV réduit une partie de la capacité traditionnelle de DRAM, maintenant une demande insatisfaite pour le HBM ;

2. La difficulté à améliorer le taux de rendement des emballages avancés, Samsung ayant vu sa part passer de 40 % à 22 %, en est une conséquence ;

3. Les principaux fournisseurs ont adopté une expansion prudente, tout en réalisant au premier trimestre 2026 une augmentation de plus de 60 % du prix moyen de vente (ASP) de la DRAM, indiquant une position claire de marché de vendeurs.

Parmi les trois géants, SK Hynix est fortement tiré par le HBM, avec un bénéfice opérationnel annuel de 47,21 trillions de won en 2025, dépassant pour la première fois Samsung Electronics, et au premier trimestre 2026, avec une marge de 72 %, surpassant même TSMC (58,1 %) et NVIDIA (65 %).

Micron a des perspectives de croissance très élevées, la Bank of America ayant relevé son objectif de prix à 950 dollars en mai 2026. Samsung, avec la production en volume du HBM4, dispose du plus grand potentiel de reprise de parts.

L2 DRAM sur la carte mère

Ce niveau correspond à ce que l’on appelle communément la mémoire RAM.

La DRAM sur la carte mère comprend DDR5, LPDDR, GDDR, MR-DIMM, etc., et constitue actuellement la partie la plus importante en termes de chiffre d’affaires dans le système de stockage IA, avec une taille globale du marché mondial de la DRAM atteignant environ 121,83 milliards de dollars en 2025.

Samsung, SK Hynix et Micron détiennent la majorité du marché. Selon les données du quatrième trimestre 2025, Samsung détient 36,6 %, SK Hynix 32,9 %, Micron 22,9 %.

Actuellement, la capacité se tourne vers la HBM, à marges plus élevées, permettant de maintenir une forte rentabilité et un pouvoir de fixation des prix. La marge de profit d’un seul produit de DRAM classique est inférieure à celle du HBM, mais le marché global est le plus grand.

L3 Couche de pooling CXL

CXL (Compute Express Link) permet de “pooler” la DRAM d’un seul serveur sur tout un rack.

Après CXL 3.x, toute la mémoire d’un rack pourra être partagée et gérée par plusieurs GPU, selon la demande. Cela résout le problème de stockage de cache KV, de bases de données vectorielles, et d’index RAG qui ne tiennent pas ou ne peuvent pas être déplacés lors de l’inférence IA.

Le marché des modules de mémoire CXL en 2024 est estimé à seulement 1,6 milliard de dollars, atteignant 23,7 milliards en 2033. La domination semble toujours détenue par Samsung, SK Hynix et Micron.

Dans cette couche, Astera Labs fabrique des rétimers (Retimers) entre CXL et PCIe, ainsi que des contrôleurs mémoire intelligents, représentant environ 55 % de ce sous-marché. Son dernier trimestre a généré 308 millions de dollars de revenus, en hausse de 93 % en glissement annuel, avec une marge brute non GAAP de 76,4 %, et un bénéfice net en hausse de 85 %. C’est une activité très lucrative.

L4 SSD d’entreprise : le plus grand bénéficiaire de l’inférence

Les SSD NVMe de niveau entreprise sont le principal champ de bataille pour les checkpoints d’entraînement IA, les index RAG, le déchargement KV, et la mise en cache des poids de modèles. Les SSD QLC à grande capacité ont déjà évincé complètement les HDD dans les lacs de données IA.

En 2025, le marché des SSD d’entreprise atteindra environ 26,1 milliards de dollars, avec un CAGR de 24 %, et devrait atteindre 76 milliards en 2030.

Le marché reste dominé par trois géants.

Selon les revenus du quatrième trimestre 2025, la part de marché est : Samsung 36,9 %, SK Hynix (incluant Solidigm) 32,9 %, Micron 14,0 %, Kioxia 11,7 %, SanDisk 4,4 %. Les cinq premiers représentent environ 90 %.

La plus grande évolution dans cette couche est l’explosion des SSD QLC dans les scénarios d’inférence IA. La filiale d’Hynix, Solidigm, et Kioxia ont lancé des produits de 122 To par disque, et le cache KV et l’index RAG pour l’inférence IA migrent de HBM vers SSD.

Du point de vue du pool de profit, les SSD d’entreprise n’atteignent pas la marge extrême du HBM, mais bénéficient du double effet de la capacité et de l’expansion de l’inférence.

Hynix et Kioxia sont des cibles relativement pures. Samsung et SK Hynix profitent à la fois du HBM, de la DRAM et du NAND, formant des plateformes de stockage IA plus complètes.

L5 NAS et stockage d’objets en nuage : le pool de croissance par effet de levier des données

NAS et stockage d’objets en nuage constituent la couche la plus externe pour les lacs de données IA, les corpus d’entraînement, la sauvegarde, l’archivage, et la collaboration inter-équipes. En 2025, le NAS représentera environ 39,6 milliards de dollars (CAGR de 17 %), et le stockage d’objets en nuage environ 9,1 milliards (CAGR de 16 %).

Les principaux fournisseurs de stockage de fichiers d’entreprise sont NetApp, Dell, HPE, Huawei ; pour les PME, Synology, QNAP. En estimant la part du marché du cloud en IaaS, AWS représente environ 31-32 %, Azure 23-24 %, Google Cloud 11-12 %, pour un total d’environ 65-70 %.

Ce niveau tire principalement profit du stockage à long terme, de la sortie de données, et de la fidélisation écologique.

En résumé,

1. La DRAM est la plus grande en volume mais avec la marge la plus faible, entre 30 et 40 % ; le HBM représente seulement un tiers de la taille de la DRAM, mais sa marge est plus que doublée, dépassant 60 % ; CXL, en tant que rétimers, est le plus petit, avec une marge supérieure à 76 %. Plus on se rapproche du calcul, plus c’est rare et rentable.

2. La croissance des profits provient principalement de trois sources : HBM (CAGR 28 %), SSD d’entreprise (CAGR 24 %), pooling CXL (CAGR 37 %).

3. Chaque couche possède ses propres barrières à l’entrée : la technologie pour le HBM (TSV, CoWoS, amélioration du taux de rendement), la propriété intellectuelle et la certification pour CXL, et le coût de changement pour les services.