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Google publica detalles de la arquitectura de red de la octava generación de TPU 8t a nivel de rack
La red utiliza conmutadores de alta cardinalidad y una topología de dos capas sin bloqueo y plana, elevando el ancho de banda de la red del centro de datos a 4 veces la generación anterior, con una sola estructura capaz de conectar más de 134,000 chips TPU 8t, proporcionando un ancho de banda bidireccional sin bloqueo de 47 Pb/s y un rendimiento de casi 1.7K ExaFlops con escalabilidad casi lineal.
El TPU 8t en sí mismo utiliza una topología de anillo 3D, con un solo módulo superconector escalable hasta 9600 chips, y soporta expansión a más de un millón de chips mediante JAX y Pathways.
Las tecnologías clave incluyen aceleradores SparseCore, superposición y escalado equilibrado de VPU/MXU, soporte nativo para FP4, y CPU Axion basada en Arm integrada para eliminar cuellos de botella en la host.
Este diseño está dirigido a la evolución de modelos de IA desde modelos de lenguaje grande y denso hacia modelos de expertos híbridos a gran escala y arquitecturas intensivas en inferencia.
(Fuente: InFoQ)