最近我和人们讨论华为的τ缩放（时间缩放），发现对话往往停留在表面，无法触及实质——很可能是因为许多参与者没有电子工程背景，不熟悉电路理论中τ的经典含义。在电路课程中学到的第一个时间常数就是τ=RC：导线的电阻乘以其电容，给出了信号穿越该导线所需时间的大致量级。导线越长，电阻和电容越大，信号越慢。在这个框架下，过去六十年的几何缩放被重新解读为时间缩放的一种特定实现。晶体管被缩小以缩短开关延迟；电路被更紧密地封装以缩短金属互连并减少信号传播延迟。几何缩放从来只是手段——压缩延迟始终是目的。华为的论点是，一旦几何缩放停滞，就要找到其他继续压缩延迟的方法。巧合的是，何庭波的τ缩放论文几天前发布了v2版本，从16页扩展到23页。我对比了两个版本：数据和结论没有变化。新增内容实质上是对业界针对v1提出的几个批评点的回应。其中三点值得讨论。最重要的新增内容是，现在有了测试证据来支撑之前仅凭声称的“41%能效提升”。在v1中，这个数字没有基线和测试条件——这是最明显的审查目标。v2提供了完整的对比表格。基线是2025年的麒麟9030Pro。两款芯片使用相同的成熟工艺节点；关键区别在于基线采用传统平面设计，而麒麟2026将关键路径折叠到两个垂直键合的晶圆上。折叠缩短了互连并减少了互连延迟。关键路径上释放的时序余量直接转化为更高的最大时钟频率：在1.1V供电下为3.1GHz，比基线高出13%。“41%能效提升”来自一个单独配置的工作点，专门用于等性能对比：电压降至0.9V，频率降至2.5GHz，在25°C下测得的功耗为基线的0.59倍。粗略估算一下：动态功耗大致与供电电压的平方成正比，因此18%的电压降低仅从平方项就贡献了约三分之一的功耗下降。再加上9%的频率降低以及因折叠而消除的互连电容，结果正好落在0.59倍附近。所以“41%能效提升”的确切含义是等性能下的功耗降低。本质上，折叠获得的时序余量被用来换取更低的功耗；能效提升来自逻辑折叠。作为补充，v2还报告了双层堆叠后的功率密度实际上比基线低5.6%。第二处新增内容回应了同行最可能提出的问题：3D堆叠已经存在多年——AMD的3DV-Cache和Intel的Foveros都已量产——那么LogicFolding有什么新意？要理解论文的回答，首先需要知道两层硅之间如何通信。它们依靠层间键合焊盘，这些焊盘就像连接上下楼层的电梯。在先前量产的3D堆叠中，键合焊盘间距从9微米到几十微米不等，每平方毫米大约提供一万个连接——足以将一条总线连接到一个完整的缓存块。因此，已有的设计方法是将完整的功能模块整体移至上层。例如，AMD将整个缓存die堆叠在处理器die之上；两层独立设计，通过接口连接。但在芯片内部，一平方毫米包含数亿个晶体管。如果你希望相邻的逻辑门位于不同层——一个在上，一个在下——那么连接密度远远不够。麒麟2026将键合焊盘间距降至1.5微米，每平方毫米提供44万个连接。这接近芯片内顶层金属布线的密度。信号跨层传输的成本大致相当于在同一die内跨金属层传输。此时，两层硅在电路意义上融合为一个实体。EDA工具可以在单个逻辑门级别决定哪个门放在哪一层，将问题交给算法进行全局优化——这是一种与以往完全不同的设计自由度。论文还解释了为什么他们没有采取更激进的方法，即在第一层之上直接制造第二层器件层。这种方法提供最精细的层间连接，但制造第二层需要高温，这会损坏已完成的第一层。目前不具备量产可行性。第三处新增内容是热管理。垂直堆叠显著增加了单位面积的热密度，下层die的散热路径被上层die阻挡。这是任何人提出关于3D堆叠的第一个反对意见，而v1没有深入探讨。v2公开承认，热管理仍然是LogicFolding架构的一个关键挑战。应对措施是热感知的划分和布局规划：在设计阶段，高功耗电路被排除在折叠候选之外，布局规划避免将高功耗模块垂直相邻放置，以防止热点叠加。这种策略是一套手动施加的工程约束，还是已经编入其内部EDA工具的自动化流程，论文没有说明。它只将多物理场工具链确定为未来十年最重要的投资。结合等性能工作点下功率密度比基线低5.6%的实测数据，热问题至少得到了直接回应。话虽如此，这种方法基本上是回避型的。随着堆叠扩展到三层或四层，适合折叠的设计空间将逐渐被热约束挤压——论文未探讨这一边界。此外，v2还包含了两层晶圆之间键合界面的截面显微照片，并明确说明使用了晶圆对晶圆混合键合。这一规格值得与业界对标：在量产逻辑芯片上采用1.5微米间距的晶圆对晶圆混合键合尚无先例。台积电的SoIC目前量产间距为6微米；Intel的FoverosDirect为9微米。可以说令人印象深刻。对比两个版本后，我留下了两个问题。一个是关于设备：谁能提供达到这一规格的键合工具？论文只说这是多年跨供应商生态系统工艺开发的结果。另一个是关于EDA：将两个晶圆设计为一个芯片超出了当前任何商用EDA工具的能力。论文承认了这一点，仅说明方法细节将“在数月内公布”。然而频率表显示，2027代麒麟在3.39GHz时已标记为拥有物理芯片，这意味着这套工具链早在华为内部运行了很长时间——并且至少在两代产品上得到了验证。我个人猜测，这种EDA能力是由华为内部开发的。如果有人对此有见解，欢迎讨论。