A capacidade de produção CoWoS da TSMC está no máximo, como a nova tecnologia de empacotamento CoPoS pode aumentar a produção de chips de IA e qual é a diferença?

A embalagem avançada CoWoS da TSMC é atualmente o gargalo mais estreito na cadeia de suprimentos de IA: prazos de entrega de 52 a 78 semanas, utilização da capacidade próxima de 98%, e todos os pedidos dos grandes fabricantes estão bloqueados. A solução pode ser a utilização de uma nova geração de tecnologia de embalagem, a CoPoS.
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Índice

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• CoWoS atingiu o limite
• Avanço quadrado
• Potencial futuro e variáveis

A tecnologia de embalagem avançada CoWoS da TSMC, que detém mais de 60% do mercado, está presa num problema de forma física impossível de contornar. A área da fotomáscara do novo GPU Rubin da NVIDIA é 5,5 vezes maior que o padrão atual, e uma bolacha circular de 12 polegadas só pode produzir no máximo 7 conjuntos, muitas vezes reduzindo-se a apenas 4 conjuntos devido a considerações práticas de rendimento.

E a resposta da TSMC não é fazer a bolacha circular maior, mas sim mudar para a forma quadrada. Esta mudança pode ser uma corrida que determinará a velocidade do fornecimento de capacidade de computação de IA nos próximos cinco anos.

CoWoS atingiu o limite

CoWoS (Chip on Wafer on Substrate) é atualmente a tecnologia de embalagem avançada mais lucrativa da TSMC. Simplificando, consiste em colar chips de computação e chips de memória numa camada intermédia circular e depois embalá-los num chip de IA completo.

A camada intermédia funciona como uma placa de adaptação de alta precisão, responsável pela comunicação de alta velocidade entre os chips. O material é silício, e o tamanho da fotomáscara está limitado fisicamente, sendo difícil de aumentar.

O problema reside no facto de a bolacha ser circular, mas a fotomáscara (a área máxima que pode ser processada de uma só vez na exposição do chip) estar cada vez maior. As bordas circulares deixam grandes espaços onde não é possível cortar chips completos. Quanto maior o chip, maior a proporção de desperdício. Se a nova geração de GPUs mantiver a arquitetura atual, o número de chips bons por bolacha circular será reduzido a um dígito.

Os chips de IA de alto consumo energético, quando funcionam continuamente, geram muito calor. Os coeficientes de expansão térmica dos três materiais (chip, camada intermédia e substrato) são diferentes, e após o arrefecimento, a contração não é uniforme, surgindo o problema de empenamento (warpage), que reduz diretamente o rendimento da embalagem.

A soma destas limitações faz do CoWoS o gargalo mais estreito de toda a cadeia de suprimentos de IA: o prazo de entrega é de 52 a 78 semanas, mais de três vezes o prazo de 12 a 18 semanas para bolachas lógicas; a utilização da capacidade mantém-se entre 95% e 98% a longo prazo, com um défice de oferta de cerca de 20%.

Os pedidos da NVIDIA, Google e Amazon estão todos lotados. Mesmo que a capacidade mensal do CoWoS seja aumentada para 140.000 bolachas até ao final de 2026, ainda não conseguirá acompanhar a procura.

Avanço quadrado

A solução da TSMC é a CoPoS (Chip on Panel on Substrate), que, em termos simples, consiste em substituir o suporte da camada intermédia, de uma bolacha circular por um painel retangular, focando-se inicialmente em substratos de 310 por 310 milímetros.

O ponto crucial reside na eficiência da utilização da área. Com o mesmo material, um chip de IA topo de gama só pode ser embalado em 4 conjuntos a partir de uma bolacha circular. Após a mudança para um painel quadrado, uma estimativa conservadora permite obter de 9 a 16 conjuntos. Com a mesma área de painel, o número de conjuntos produzidos duplica a quadruplica, o que equivale a uma "duplicação invisível" da capacidade de teste e embalagem sem aumentar o número de equipamentos.

Mas isto não é tão simples como cortar um círculo num quadrado. Os quatro cantos do painel quadrado são propensos a concentração de tensões durante o processo, juntamente com uma expansão térmica desigual. Ao menor descuido, o substrato pode deformar-se, podendo o rendimento, em vez de aumentar, diminuir. A TSMC aposta que os benefícios a longo prazo superarão os custos de adaptação do processo a curto prazo.

Potencial futuro e variáveis

O objetivo a longo prazo da CoPoS é substituir a camada intermédia de silício por um substrato de vidro.

O vidro é um ponto de viragem crucial, pois combina várias coisas que o silício não consegue: é mais plano, tem uma área maior, contorna diretamente o teto físico do tamanho da fotomáscara da bolacha de silício, tem menores perdas de sinal e permite empilhar mais camadas de memória e acomodar chips de computação maiores. O roteiro planeado pela TSMC mostra que, em 2029, o fator de multiplicação da fotomáscara atingirá 14 vezes, a capacidade de computação aumentará 48 vezes e uma única embalagem poderá conter 24 HBM5E.

Mas as vantagens e os riscos do vidro são duas faces da mesma moeda. É duro, frágil e sensível a choques térmicos. Se um processamento em grande área causar fissuras, toda a peça é descartada. O risco de rendimento é muito superior ao do processo maduro de silício. A capacidade de produção estável em massa é quase equivalente ao sucesso ou fracasso da CoPoS.

Em termos de cronograma, a TSMC já estabeleceu uma linha de produção de I&D na sua subsidiária VisEra em 2025. 2026 é o ano crucial para a verificação de materiais e dispositivos, com a conclusão prevista para junho, no mínimo. Em 2027, iniciará a produção experimental, e a produção em massa oficial ocorrerá do segundo semestre de 2028 a 2029. Isto significa que a CoPoS só estará disponível em grandes volumes daqui a, pelo menos, mais três anos.