SemiAnalysis desmonta o Huawei Kirin 9030: o processo de fabricação não avança, dobrando o chip

Escrevendo: Pesquisa de Tendências

No campo da engenharia reversa de semicondutores, a TechInsights dominou por décadas. No último fim de semana, Dylan Patel do SemiAnalysis lançou oficialmente seu primeiro relatório de desmontagem pública da sua laboratório STEEL (Teardown Engineering & Evaluation Lab), focando em um dos chips mais comentados globalmente, o Kirin 9030 Pro presente no Huawei Mate 80 Pro, que utiliza o processo N+3 mais avançado da SMIC.

O momento é bastante sugestivo. A TechInsights está sendo vendida por meio de uma venda privada de ações, enquanto a receita do SemiAnalysis já ultrapassou a dessa gigante tradicional. Dylan escolheu neste momento uma abordagem contundente, com um relatório de desmontagem de alto conteúdo técnico, acompanhado de fotos reais do chip tiradas no laboratório de Oregon.

O título do relatório é uma bomba: a menor distância entre metais (M0 pitch) do processo N+3 da SMIC é de apenas 32,5 nm, menor que os 36 nm do processo 18A mais recente da Intel, usado no processador Panther Lake.

A SMIC, sem uma litografia EUV, conseguiu fazer uma distância entre metais mais fina que a Intel?

Se essa notícia fosse apenas pelo título, ela certamente causaria um rebuliço na comunidade de semicondutores, mas o SemiAnalysis já colocou um balde de água fria na segunda frase do relatório, chamando essa métrica de "cherry picked", ou seja, uma métrica escolhida de forma deliberada e seletiva.

Este artigo irá interpretar esse relatório de desmontagem para você,

Densidade igualada, com custos elevados

O processo N+3 da SMIC realmente igualou a densidade de transistores da TSMC N6.

O laboratório STEEL, por meio de análise de seções com microscópio eletrônico de transmissão (TEM), mediu a densidade de Bohr do N+3 em 113,4 milhões de transistores por mm², um pouco acima dos 107,7 milhões de transistores por mm² do N6 da TSMC. A altura das células foi reduzida de 252 nm no N+2 para 228 nm, e o espaçamento entre as portas de contato (CGP) diminuiu de 63 nm para 57 nm. Esses números, juntos, indicam que a SMIC, sem usar EUV, conseguiu, por meio de litografia DUV pura, alcançar uma densidade lógica equivalente à de um processo de 7 nm da TSMC.

Qual é o custo disso?

A camada M0 da SMIC usa a técnica de quadruple self-aligned patterning (SAQP), ou seja, uma máscara de luz é processada quatro vezes para criar linhas mais finas. A TSMC N6 na mesma camada usa apenas dupla patterning (SADP). Quádruplo patterning significa mais máscaras, maior precisão de alinhamento, processos mais complexos e custos mais altos.

O SemiAnalysis mostrou na seção de seções que o custo do SAQP é evidente: as ranhuras na camada M0 do N+3 apresentam um perfil claramente invertido em forma de trapézio (com a base mais estreita que o topo), e há uma camada de bloqueio claramente enriquecida na parte inferior da ranhura. Embora essa morfologia ajude no preenchimento de cobre, na distância de 32,5 nm, o controle do processo se torna extremamente difícil.

Para usar uma metáfora que um trader entenderia: a SMIC está produzindo cédulas do mesmo valor, mas cada uma custa várias vezes mais para imprimir do que as da TSMC, além de ter uma taxa de rendimento mais arriscada. Mesmo com a mesma densidade, a economia é completamente diferente.

Kirin 9030: extraindo o máximo de cada centímetro de silício sob restrições

A capacidade de design de chips da Huawei HiSilicon é uma história de outro nível.

Em termos de área do chip, o Kirin 9030 é quase do mesmo tamanho que o anterior 9020 (cerca de 140 mm²), mas foi recheado com mais componentes: o CPU passou de 1 núcleo grande + 3 médios para 1 grande + 4 médios, a unidade de GPU aumentou de 4 para 6 núcleos, e o NPU ganhou um núcleo Tiny, além de uma expansão geral nos caches. A densidade do N+3 permitiu à Huawei colocar mais unidades lógicas no mesmo tamanho de chip.

Em termos de desempenho, o laboratório STEEL citou dados de pontuação pública, com uma avaliação clara: o desempenho da GPU do Kirin 9030 (Maleoon 935) é aproximadamente equivalente ao de um flagship de 2022, com um aumento de 70% na pontuação do 3DMark WLE em relação à geração anterior, superando ligeiramente o Snapdragon 8+ Gen 1, mas ficando entre 2,4 a 2,6 vezes atrás do atual Snapdragon 8 Elite Gen 5.

O desempenho do CPU ilustra melhor a questão. O núcleo grande TaiShan Prime tem uma performance por ciclo (IPC) aproximadamente ao nível do Arm Cortex-X2, uma arquitetura de 2021. O núcleo Firestorm do Apple M1, lançado em 2020, ainda tem um IPC 35% maior, enquanto o núcleo Apple M5 P, mais recente, tem um IPC 60% maior, com desempenho absoluto 2,7 vezes superior.

A origem da diferença não está no design, mas no processo de fabricação. Apple e Qualcomm usam processos TSMC N4 e N3P, que têm vantagens essenciais na curva de voltagem-frequência: com a mesma área, podem acomodar mais transistores, e com o mesmo consumo de energia, podem operar em frequências mais altas. A capacidade de design da Huawei está alinhada com a geração anterior de ponta, mas está presa a processos de fabricação de duas gerações atrás.

Quando o processo não avança mais, a Huawei pensa em "fazer a dobradinha"

A parte mais visionária do relatório é a divulgação, na conferência ISCAS de 2026, da lei de escala τ e do roteiro de LogicFolding.

A escala tradicional de semicondutores avança em duas dimensões: reduzindo o tamanho dos transistores e afinando as linhas metálicas. A Lei de Moore, por décadas, basicamente fez isso. Agora, a Huawei propõe a escala τ, que transfere o foco da otimização do espaço para o tempo, buscando reduzir o tempo de movimentação e processamento de dados, incluindo atrasos de comutação de transistores, propagação de sinais, e latências de cálculo e armazenamento.

O LogicFolding é a implementação prática dessa teoria. Simplificando, consiste em dividir um módulo lógico em duas camadas empilhadas face a face, conectadas por uma solda de espaçamento ultra fino. Essa abordagem reduz o comprimento do caminho de sinal mais longo, que em chips modernos consome grande parte da energia e atraso. Ao empilhar logicamente as camadas, o caminho crítico fica mais curto, permitindo aumentar a frequência e reduzir o consumo.

A Huawei apresenta um roteiro agressivo: o núcleo grande do Kirin 9030 terá frequência de 2,75 GHz, com protótipos já testados a 3,39 GHz, com meta de alcançar 5 GHz até 2031, além de usar empilhamento 3D para elevar a densidade equivalente a 295 MTr/mm², comparável ao nível 14A da TSMC.

O SemiAnalysis mantém cautela. Eles apontam que a métrica de densidade da Huawei difere da dos fabricantes tradicionais: a densidade de empilhamento 3D é calculada pela área de embalagem, somando várias camadas de lógica ativa, o que naturalmente gera números mais altos. Se usarmos o mesmo método para AMD MI450X (camada superior N2 + camada inferior N3P), a densidade teórica chegaria a 460,2 MTr/mm², muito acima da meta de 2031 da Huawei.

Por outro lado, a direção é importante. A Huawei está, essencialmente, transferindo parte do trabalho de foundry para a própria empresa de design de chips, especialmente com a adoção de empilhamento 3D. A AMD, por exemplo, usa V-Cache para empilhar cache em 3D, e o MI350X move IO e interconexões para o chip inferior. A Huawei pretende ir além, dividindo logicamente blocos em camadas verticais, o que representa um desafio de engenharia de outro nível.

O redesenho do jogo por restrições de exportação

A conclusão do SemiAnalysis é direta: as restrições de exportação não impediram o avanço dos chips chineses, mas mudaram sua trajetória e custos.

A SMIC, com seu processo N+3, demonstra que é possível alcançar a densidade lógica de N6 sem usar EUV. Mas essa abordagem é mais cara, mais complexa, com menor rendimento. Cada passo adicional aumenta a dificuldade: mais máscaras, maior precisão de alinhamento, patterning múltiplo mais caro. Teoricamente, N+4 poderia atingir 137,8 MTr/mm² (comparável ao N5 da TSMC), e N+5, com fornecimento de energia por trás, poderia chegar perto do HP do Intel 18A. Mas cada avanço é mais difícil, mais caro e com menor margem de erro.

Ao mesmo tempo, os processos N+2 e N+3 da SMIC estão migrando para a Huahong, e empresas de design como Alibaba Pingtouge e Cambrian podem se beneficiar. O conhecimento de fabricação de chips está se espalhando do fabricante para o ecossistema, diluindo a eficácia de sanções específicas contra uma única empresa.

Na parte de design, Huawei e a Universidade de Pequim já estão desenvolvendo protótipos de ferramentas EDA nacionais para LogicFolding. Isso não substitui totalmente o pacote completo da Synopsys ou Cadence, mas a EDA doméstica está evoluindo na direção de uma otimização colaborativa entre arquitetura, processo e embalagem.

Um detalhe interessante: durante a desmontagem, o SemiAnalysis descobriu que a DRAM do Kirin 9030 Pro é da Samsung (K4L2E165YD, LPDDR5X-9600, nó de processo 1a), enquanto a versão Pro Max de 16GB também usa componentes da Samsung e da Longsys (CXMT). A data de embalagem da chip da Longsys é marcada para a 45ª semana de 2025, com densidade de processo compatível com o padrão 1z da indústria. Isso indica que os chips de armazenamento chineses já estão entrando na cadeia de fornecimento de ponta da Huawei, embora ainda fiquem uma ou duas gerações atrás da Samsung e SK Hynix.

Para investidores, o sinal mais relevante é se a rota de empilhamento 3D da Huawei poderá, com custos controlados, fazer com que os chips chineses em smartphones, IA, redes, etc., atinjam um nível suficiente de desempenho.

Se essa estratégia for bem-sucedida, o valor estratégico dessa cadeia de suprimentos será reavaliado.