Em 22 de setembro de 2026, o Philadelphia Semiconductor Index alargou o ganho para 4%, fechando em 12.398,17 pontos. De acordo com os dados de mercado da Gate, as ações da Nvidia subiram 2,3% para 227,38 $, enquanto a Broadcom ganhou 1,6%, a Advanced Micro Devices (AMD) avançou 9,95%, a ASML subiu 0,38% e a Intel aumentou 12,14%. A capitalização bolsista da AMD ultrapassou primeiro o patamar dos 1 bilião de dólares, e a Arm disparou 17,16%.
Por detrás do impulso do sentimento do mercado, surge uma lógica mais profunda da indústria. O veterano designer de chips e analista de hardware Sr. Bubble disse recentemente, numa entrevista no Frictionless Podcast, que o principal gargalo da infraestrutura de computação de IA está a deslocar-se para além do simples aumento do poder de computação dos chips. Está a avançar para a embalagem avançada, a latência de interligação do sistema e a gestão da hierarquia de memória. Referiu ainda que os custos dos processos avançados estão a aumentar rapidamente, enquanto os ganhos na densidade de transístores permanecem limitados, deixando a tradicional Lei de Moore com desafios económicos. Em vez de continuar a encolher os nós de processo, a indústria está cada vez mais a ligar vários chips através de embalagens avançadas para formar um único sistema de computação.
Este artigo vai analisar como a distribuição do valor ao longo da cadeia de abastecimento de chips de IA está a ser redefinida em quatro dimensões: economia dos processos, capacidade de embalagem, arquitetura de interligação e hierarquia de memória.
Desafios económicos do escalamento do processo e a ascensão da embalagem avançada
Durante anos, o mercado avaliou o progresso dos chips pela forma como a densidade de transístores aproximadamente duplica a cada dois anos. Mas este quadro enfrenta um desafio sério. O Sr. Bubble apontou que as despesas de capital necessárias para avançar para nós de processo avançados se avolumaram para níveis de várias dezenas de milhares de milhões de dólares, enquanto as melhorias na densidade de transístores podem ser apenas de 15% a 20% — «Nem sequer consegues duplicar o número de transístores».
A resposta do setor a este desafio está a mudar de «encolher transístores» para «expandir a área do die». A embalagem avançada liga vários chips num único sistema de computação, permitindo que funcionem logicamente como se fossem um só chip. Esta tendência está a remodelar a distribuição do valor ao longo da cadeia de abastecimento de semicondutores.
O China Center for Information Industry Development (CCID) prevê que, impulsionado pelo crescimento contínuo das encomendas de aceleradores de IA e pela evolução das pilhas de HBM para 12 camadas e além, o mercado global de embalagem avançada atingirá 58,1 mil milhões de dólares em 2026. Até 2030, espera-se que o tamanho do mercado se aproxime dos 80 mil milhões de dólares. Os cálculos da Morgan Stanley apontam na mesma direção: o mercado global de embalagem avançada em 2026 é estimado em cerca de 56,0 mil milhões a 58,0 mil milhões de dólares, representando pela primeira vez que a quota do valor total da cadeia de OSAT/embalagem e testing excede 50%. Dentro disso, as margens de embalagem dedicadas a IA são tão elevadas quanto 48% a 55%, tornando-se o segmento mais lucrativo na cadeia de valor de semicondutores.
Numa conferência de resultados do 4.º trimestre de 2025, a ASE disse que, devido à procura de semicondutores impulsionada pela adoção de IA e a uma recuperação global do mercado, as receitas de embalagem e testing avançadas em 2026 deverão duplicar de 1,6 mil milhões de dólares para 3,2 mil milhões de dólares, com cerca de 75% provenientes da embalagem e 25% do testing. Entretanto, a TSMC afirmou que a contribuição das receitas de embalagem avançada de 2025 ficou ligeiramente acima de 10%. Espera que o crescimento ultrapasse a média da empresa e que a embalagem avançada represente «na casa das dezenas médias» da receita em 2026. Além disso, cerca de 10% a 20% das despesas de capital de 2026 serão alocadas a embalagem avançada, testing, fabrico de photomask e outros projetos.
Expansão de capacidade CoWoS e persistência de lacunas oferta-procura
O ritmo de expansão da capacidade CoWoS da TSMC é uma janela-chave para observar os gargalos da embalagem avançada. Com base em dados da TrendForce, a produção mensal de CoWoS da TSMC deverá continuar a escalar de cerca de 70.000 wafers em 2025 para 120.000–140.000 wafers até ao final de 2026. A produção mensal em 2027 poderá subir ainda para cerca de 200.000 wafers. A perspetiva da JPMorgan difere ligeiramente: estima que a capacidade mensal de CoWoS atinja 115.000 wafers, 190.000 wafers e 225.000 wafers até ao final de 2026, 2027 e 2028, respetivamente.
Mesmo com uma expansão rápida da capacidade, as lacunas oferta-procura mantêm-se. De acordo com informação da cadeia de abastecimento, a Nvidia já reservou 800.000 a 850.000 wafers de capacidade CoWoS na TSMC para 2026, assegurando mais de metade das alocações anuais desse ano. Após o consumo elevado de capacidade por clientes de topo, os recursos de embalagem disponíveis para a Broadcom, a AMD e os chips personalizados dos clientes de cloud são relativamente limitados. A DIGITIMES espera que a quota de CoWoS-L na capacidade CoWoS da TSMC suba para cerca de 75% no 4.º trimestre de 2026, com a nova capacidade a ser maioritariamente orientada para chips de IA de maior dimensão.
A evolução do roadmap da Nvidia reflete diretamente as limitações reais do gargalo da embalagem. Como o Sr. Bubble analisou, a Nvidia planeou inicialmente embalar quatro dies nu na arquitetura Rubin Ultra. Porém, devido a limitações físicas da embalagem, foi obrigada a reduzir para dois dies nu por grupo e, depois, ligar dois desses grupos embalados através de uma PCB. Isto significa que os fabricantes de PCB se tornaram um novo gargalo na cadeia de interligação para computação — precisam de garantir que chips separados por vários centímetros consigam funcionar em conjunto como se fossem um só chip.
A escassez contínua de CoWoS está a impulsionar a expansão do ecossistema de fornecimento de embalagem avançada. Algumas fases de CoWoS a jusante estão gradualmente a ser assumidas por OSATs como a ASE/StatsChip, Amkor e JCET. Por exemplo, prevê-se que a capacidade mensal relacionada com a ASE/StatsChip aumente de cerca de 30.000 wafers em 2026 para cerca de 50.000 wafers em 2027, enquanto a Amkor deverá subir de cerca de 20.000 wafers para cerca de 30.000 wafers. A estrutura da indústria está a mudar da dominância da TSMC num único ponto para um modelo de expansão com vários intervenientes que inclui fabs de wafers, OSATs, fabricantes de substratos e empresas de painéis de ecrã.
Hierarquia de memória remodelada: depois da HBM, a concorrência muda para flash e 3D DRAM
À medida que a inferência de IA expande a sua janela de contexto de 128K para a escala de milhões de tokens, a capacidade de memória enfrenta uma pressão sem precedentes. Mas o Sr. Bubble propôs uma decomposição prática: os pesos do modelo devem permanecer em HBM, enquanto o imenso contexto histórico não necessita de ocupar espaço de HBM caro. O contexto de baixa frequência pode ser migrado para uma camada de armazenamento flash maior em capacidade e mais baixo em custo.
As dinâmicas de oferta e procura dos chips de memória confirmam a urgência desta tendência. De acordo com a previsão da IDC, em 2026 a oferta global de DRAM vai crescer apenas 16% em termos homólogos, enquanto a oferta de NAND vai crescer 17% — ambas abaixo da média histórica. Entretanto, as taxas de crescimento da procura são esperadas em 45% e 38%, respetivamente. Como resultado, as lacunas oferta-procura continuarão a alargar-se ao longo do primeiro semestre de 2027. A SK hynix revelou que toda a sua capacidade de HBM para 2026 já tinha sido pré-vendida até ao final de 2025 a clientes-chave, incluindo a Nvidia e a AMD. De forma geral, a indústria mostra um fenómeno de «premium à vista».
Os dados da TrendForce mostram que as receitas da indústria de DRAM aumentaram em cadeia 59,5% no 2.º trimestre de 2026. As receitas da SK hynix subiram 37,9% em termos homólogos para 38,59 mil milhões de dólares, com uma quota de mercado de 24,9%. As receitas da Micron Technology aumentaram 65,5% em cadeia para 36,0 mil milhões de dólares, e a sua quota de mercado subiu para 23,3%. Choi Tae-won, presidente do Grupo SK, afirmou recentemente que, como a produção de chips enfrenta gargalos sistémicos, é provável que a escassez global de chips de memória continue até 2030.
A longo prazo, a direção tecnológica aponta para a 3D DRAM — com o emparelhamento direto de DRAM acima dos chips de lógica. Ao encurtar drasticamente as distâncias físicas, reduz a latência, aumenta a largura de banda e diminui o consumo de energia. No Hot Chips 2026, a d-Matrix apresentou um acelerador de inferência generativa Raptor 3D-DRAM. Um único cartão combina 32 GB de 3D DRAM com aproximadamente 100 TB/s de largura de banda de memória, exigindo apenas cerca de 0,37 picojoules por bit transmitido. Nesta arquitetura, o die de lógica de computação é empilhado diretamente sobre a DRAM. Cada chiplet disponibiliza 4 GB de memória e cerca de 12,5 TB/s de largura de banda, e oito chiplets perfazem um cartão. Os resultados em papel indicam que a Raptor alcança 4,71x mais rendimento de inferência do que uma configuração de HBM em vários modelos generativos e 2,44x mais do que uma configuração de referência de SRAM. A d-Matrix espera concluir o tape-out da Raptor até ao final de 2026 e já a integrou no ecossistema Nvidia NVLink Fusion.
Desenho a nível de sistema torna-se um novo obstáculo: mudança de paradigma de chips para racks
Para o Sr. Bubble, a unidade fundamental da computação de IA já não é um único chip, nem sequer um único servidor. É um rack inteiro — e por vezes múltiplos racks. A principal razão é que as estratégias de paralelização para treino e inferência de modelos grandes tornam a largura de banda e a latência de interligação decisivas para a eficiência do cluster.
A Nvidia responde às interligações de elevada largura de banda através do sistema NVL72 e da NVSwitch. Contudo, as switches ocupam espaço físico que, de outra forma, poderia ser utilizado para GPUs. A equipa do Google TPU seguiu um caminho totalmente diferente: constrói parte da lógica de encaminhamento diretamente dentro do chip, de modo a que o chip também funcione como um pseudo-roteador. O domínio de expansão Scale-up alcança 9.600 chips, o que ajuda a explicar por que a configuração de HBM por cartão numa TPU é inferior à das GPUs da Nvidia — ainda assim, consegue suportar treino em escala massiva.
A tecnologia de interligação está a atravessar uma mudança de paradigma das cablagens de cobre para o domínio ótico. Em março de 2026, três gigantes de chips — AMD, Broadcom e Nvidia — juntaram-se à Microsoft, Meta e OpenAI para formar um grupo de trabalho de protocolo multi-source para interligação ótica de computação. A missão central é desenvolver uma camada física ótica universal e componentes unificados, substituindo cabos de cobre tradicionais por fibra ótica. No âmbito do plano, o padrão suportará ligações de expansão vertical tanto dentro dos sistemas de IA como entre racks. No fim, as velocidades de transferência de dados atingirão 3,2 Tb/s. Ao contrário de padrões anteriores proprietários e exclusivos, a especificação OCI segue uma filosofia de design «agnóstico de protocolo». Pode suportar tanto o protocolo NVLink da Nvidia como o UALink liderado pela AMD e pela Broadcom.
Do lado da inferência, está a emergir como paradigma arquitetural mainstream a «separação prefill-decoding». O design de referência da Kimi implementa as duas fases em nós diferentes, e esta arquitetura está a ser amplamente adotada. A fase de prefill é intensiva em computação, enquanto a fase de decoding é intensiva em largura de banda de memória. Separá-las e distribuí-las pode melhorar significativamente a eficiência global do sistema.
Valor a longo prazo na camada de hardware: por que «ter os carris» é mais fiável do que «apostar no comboio»
A lógica de investimento do Sr. Bubble tem-se mantido constante: em vez de apostar em laboratórios concorrentes de IA na fronteira, é melhor deter empresas que controlam capacidades de infraestrutura crítica, incluindo hardware, embalagem, armazenamento e outros componentes essenciais. Esta lógica tem sido validada pelo desempenho recente do mercado.
Na sessão de fecho de 22 de setembro de 2026 (hora de Pequim), os dados do mercado de ações da Gate indicam que a Nvidia foi negociada a 227,38 $, em alta de 2,30%. A TSMC ADR ficou em 445,14 $, em alta de 2,41%. A Micron Technology foi 1.043,96 $, em alta de 2,77%. A SK hynix ADR ficou em 188,86 $, em alta de 0,73%. Intel subiu 12,14%, e AMD subiu 9,95%, com a sua capitalização bolsista a ultrapassar primeiro o patamar de 1 bilião de dólares.
Nvidia cotação da ação, fonte: Gate cotações do mercado de ações
Intel cotação da ação, fonte: Gate cotações do mercado de ações
AMD cotação da ação, fonte: Gate cotações do mercado de ações
No final de 2026, a JPMorgan aumentou as suas previsões para a capacidade mensal CoWoS da TSMC para 115.000 wafers, 190.000 wafers e 225.000 wafers, respetivamente, em 2026, 2027 e 2028, e referiu que a escassez de CoWoS está a agravar-se. A Evercore espera que a capacidade de laser modulado por absorção e emissão (EAM) da Broadcom aumente de cerca de 43 milhões para 44 milhões de unidades em 2025 para 50 milhões de unidades em 2026, refletindo um crescimento estrutural na procura de interligação. Estas três empresas — todas elas, seja a perspetiva da Astera Labs de que o conteúdo de interligação single-chip Scale-up continua a aumentar, seja a orientação da Marvell sobre a taxa de crescimento do seu negócio de conectividade, ou a ênfase da Intel na embalagem avançada como gargalo de toda a indústria — convergem na mesma conclusão: interligações, embalagem e memória estão a tornar-se novos componentes escassos na infraestrutura de IA.
Conclusão
O centro de gravidade competitivo da infraestrutura de computação de IA está a deslocar-se de avanços pontuais impulsionados pela miniaturização do processo para a coordenação a nível de sistema entre embalagem, interligações e armazenamento. O desafio dos fundamentos económicos da Lei de Moore não significa que o crescimento da computação esteja a estagnar. Significa que a distribuição do valor está a passar de «quem tem o nó de processo mais avançado» para «quem controla o gargalo mais crítico». A escassez de capacidade em embalagem avançada, a rigidez oferta-procura em HBM, o offload para flash e a perspetiva de industrialização da 3D DRAM, bem como a nova posição de gargalo para PCBs e interligações de sistema, formam todos a nova linha principal do investimento em chips de semicondutores nos EUA.
Para investidores a acompanhar esta tendência, compreender a lógica física da integração, dos chips até aos racks, poderá importar mais do que perseguir flutuações de curto prazo em qualquer alvo específico. Como disse o Sr. Bubble — «as pessoas que detêm os carris valem mais para manter a longo prazo do que as empresas que constroem os comboios».
FAQ
Q1: Porque é que a embalagem avançada é chamada a "nova Lei de Moore"?
A Lei de Moore tradicional baseia-se na miniaturização por fotolitografia para aumentar a densidade de transístores. Mas as despesas de capital para processos avançados cresceram até atingir dezenas de milhares de milhões de dólares, enquanto a melhoria de densidade pode ser apenas de 15% a 20%. A embalagem avançada liga vários chips num sistema integrado, usando «expansão da área do die» em vez de «redução de transístores», tornando-se um caminho de expansão da computação mais economicamente viável.
Q2: Quais são as direções da tecnologia de armazenamento após a HBM?
No curto prazo, o offload para flash é uma solução pragmática para transportar contextos massivos de inferência. No médio prazo, espera-se que a 3D DRAM, ao fazer a ligação vertical da DRAM acima do chip de lógica, reduza simultaneamente a latência, aumente a largura de banda e diminua o consumo de energia. A Raptor da d-Matrix demonstrou a sua solução de 3D DRAM com mais de 100 TB/s de largura de banda no Hot Chips 2026, e espera-se que conclua o tape-out até ao final de 2026.
Q3: Porque é que os fabricantes de PCB se estão a tornar um novo gargalo para os chips de IA?
Quando uma única embalagem não consegue acomodar mais dies nu, os chips precisam de interligações de alta velocidade implementadas através de PCBs. A Rubin Ultra da Nvidia passou de uma embalagem com quatro dies nu para um desenho de double-packaged com dois dies nu. A transmissão de integridade do sinal entre os dois grupos embalados depende das capacidades do processo do fabricante de PCB. Isto transforma a PCB de um conector passivo num gargalo ativo que limita o ritmo da expansão da computação.
Q4: Depois das GPUs, em que áreas devem os investidores em chips de IA concentrar-se?
Para a embalagem: foquem-se nos beneficiários da expansão de capacidade CoWoS e nas empresas que assumem trabalho em OSAT. Para interligações: foquem-se nos intervenientes que apoiam o lançamento de padrões de interligação ótica (OCI). Para armazenamento: foquem-se nos fornecedores de HBM, nos inovadores precoces da tecnologia de 3D DRAM e nos designers de controladores de flash. A nível de sistema: foquem-se nas empresas que lideram as capacidades de design ao nível dos racks.
Q5: As avaliações no atual setor de semicondutores dos EUA são razoáveis?
A 22 de setembro (hora de Pequim), o Philadelphia Semiconductor Index está nos 12.398,17. O P/E (TTM) da TSMC ADR é de cerca de 33x. Dado que a infraestrutura de computação de IA ainda se encontra num ciclo estrutural de expansão, espera-se que as lacunas oferta-procura em embalagem avançada e HBM persistam para além de 2027, e que o crescimento de lucros nas empresas líderes possa absorver as avaliações atuais. Ainda assim, os investidores deverão acompanhar potenciais riscos, incluindo controlos de exportação, fatores geopolíticos e a possibilidade de que a aceleração da expansão de capacidade seja mais lenta do que o esperado.
