Investigación in situ de la institución: TSMC ha ganado el CPO actual; Samsung está apostando por el siguiente turno

在 la carrera de “copackers ópticos de empaquetado conjunto” (CPO) en los actuales centros de datos, TSMC ya ha tomado la delantera gracias al avance de los productos de Broadcom y NVIDIA. Mientras tanto, Samsung quizá esté apostando las fichas a la siguiente fase.

El 12 de julio, el inversor institucional PhotonCap publicó un artículo de investigación in situ, que señaló que el CPO orientado a conmutadores ya ha pasado oficialmente de la validación técnica a la fase de despliegue en clientes.

La capacidad de fabricación y de empaquetado avanzado de TSMC en este sector ya ha sido validada por los primeros proyectos comerciales de primer nivel. Pero la batalla futura es, en realidad, mucho más compleja que la de los CPO de conmutador en este momento.

Cuando los I/O ópticos (puertos de interconexión óptica) se adentran en el interior del empaquetado donde residen los chips de computación heterogénea (XPU) y la memoria de alto ancho de banda (HBM), quien pueda dominar el diseño de la sincronía entre estos tres elementos será quien reescriba las dimensiones competitivas de toda la industria.

El vicepresidente sénior de Samsung Electronics, Won-Kyoung Choi, propuso el 9 de julio en Nano Korea que la compañía está desarrollando el empaquetado avanzado 2.xD, con el objetivo de integrar HBM, chips lógicos y chips de silicio fotónico en el mismo empaquetado. Esta dirección apunta precisamente a los I/O ópticos para empaquetados de computación con IA en el futuro.

Actualmente TSMC lidera el CPO de conmutador

En el mercado actual de CPO, TSMC es el líder indiscutible.

La investigación muestra que el CPO Ethernet de 102,4Tbps de Broadcom basado en la plataforma COUPE de TSMC (motor fotónico general compacto) ya ha enviado muestras a clientes de etapa inicial.

Al mismo tiempo, el conmutador fotónico Quantum-X de NVIDIA ya ha comenzado a enviarse, y el conmutador fotónico Ethernet Spectrum-X también ha entrado en producción; los primeros adoptantes incluyen CoreWeave, Lambda y Oracle.

El rasgo común de esta generación de productos es este: el motor óptico se despliega cerca del ASIC del conmutador (circuito integrado específico). La base de fabricación central es la tecnología de fotónica de silicio madura de TSMC y su capacidad de apilamiento 3D con SoIC.

En esta arquitectura, el foco de la competencia está en el apilamiento, el “bonding” y la integración de circuitos integrados fotónicos (PIC) y circuitos integrados electrónicos (EIC). En esta etapa, HBM no es un componente necesario.

En cambio, la hoja de ruta pública de Samsung para una solución CPO “llave en mano (Turnkey)” apunta a 2029. Si se toman como referencia el volumen de envíos y la validación de clientes del CPO de conmutadores existente, Samsung aún no ha formado un ritmo de comercialización a la par del de TSMC.

La preocupación por el consumo empuja los motores ópticos a “acercarse” a los chips de computación

La razón por la que los I/O ópticos deben migrar desde el nivel de placa (Board-level) hacia el interior del empaquetado se debe principalmente a la eficiencia energética.

El material de exhibición de Samsung Foundry preparado para OECC 2026 revela un escalón clave:

• Cuando los módulos ópticos enchufables se despliegan en el nivel de placa, el consumo de energía por bit es de aproximadamente 10pJ;
• Cuando el motor óptico se coloca en una sustrato (Substrate) cerca del conmutador, el consumo baja a aproximadamente 5pJ;
• Si los I/O ópticos se profundizan aún más hasta la zona cercana a XPU, en la interfaz interposer (Interposer), el consumo puede reducirse de forma considerable hasta aproximadamente 2pJ.

La lógica central de este cambio es “acortar la distancia de transmisión de las señales eléctricas”. Cuanto más cerca esté el motor óptico del chip de cómputo, más cortos serán los enlaces eléctricos y, para compensar las pérdidas de enrutado y conectores a nivel de placa, se requerirá menos ajuste de señal.

Por lo tanto, el empaquetado avanzado se convierte en el eslabón clave para transformar la ventaja “física de consumo de energía” en ventaja “comercial” del producto. Esto no significa que el CPO vaya a matar inmediatamente a los módulos ópticos enchufables; ambos coexistirán durante mucho tiempo bajo distintos presupuestos de potencia y distancias de transmisión.

Pero las predicciones de Samsung revelan la tendencia: el mercado de óptica enchufable crece a una tasa anual de más de 25%, mientras que el mercado de CPO crece a una tasa anual de 150% o más. Los recursos de capital e I+D están fluyendo con locura hacia arquitecturas ópticas de alta integración.

Dos arquitecturas CPO, competencia desfasada entre Samsung y TSMC

Mezclar “CPO de conmutadores” con “I/O ópticos de XPU-HBM” subestima gravemente la complejidad de la competencia de la siguiente etapa. En realidad, son dos arquitecturas totalmente diferentes:

La primera es el “CPO de conmutador” predominante en la actualidad. El motor óptico se coloca al lado del ASIC del conmutador; los productos de Broadcom y NVIDIA pertenecen a esta categoría. Resuelve problemas de consumo e integridad de señal para escenarios de interconexión de alto ancho de banda. El foso de TSMC reside en la tecnología de fotónica de silicio, el avanzado bonding y la integración del empaquetado del conmutador.

La segunda es el empaquetado de I/O ópticos orientado a “sistemas XPU-HBM”. Su estructura configura XPU (o GPU), HBM y el motor óptico que incluye PIC y EIC en la misma capa de interposer. En este punto, los I/O ópticos dejan de ser un componente periférico del conmutador y se convierten realmente en parte del “empaquetado de computación”.

El empaquetado avanzado 2.xD que un alto ejecutivo de Samsung propuso recientemente apunta exactamente a esta dirección. El esquema planea integrar HBM, chips lógicos y chips de silicio fotónico en el mismo empaquetado, y expandir la capacidad del empaquetado a nivel de sistema mediante una capa de re-enrutamiento a nivel de panel (RDL) en la capa de interposer, para satisfacer la enorme demanda de rendimiento de ancho de banda que exigen los centros de datos de IA.

Para los inversionistas, la lógica competitiva de estas dos arquitecturas es completamente distinta: la primera pone a prueba el proceso de fabricación y empaquetado de un único elemento; mientras que la segunda exige una optimización profunda conjunta, desde la “etapa inicial de diseño”, de computación, memoria, óptica y empaquetado.

La baza de Samsung y las limitaciones reales del rendimiento de múltiples “dies”

La mayor ventaja potencial diferencial de Samsung radica en su mapa de negocios de “tríada”, ya que cuenta con HBM, la fabricación de chips lógicos y una plataforma de silicio fotónico.

Aunque TSMC posee la fabricación de lógica de primer nivel, la tecnología de fotónica de silicio y la capacidad de empaquetado CoWoS, no produce HBM.

En cambio, Samsung ya puede conectar HBM con su capacidad de fabricación de obleas base usando SF4 como “bare die”, y además ha construido su propia plataforma de fotónica de silicio. Esto significa que, en teoría, Samsung puede completar internamente el diseño conjunto de interfaz HBM, I/O lógico, motor óptico y gestión térmica, sin tener que depender del criterio de proveedores externos de memoria.

El empaquetado 2.xD enfrenta una prueba extremadamente exigente del “rendimiento de múltiples bare dies”. Cuando los chips lógicos, HBM, PIC, EIC y la capa de interposer se colocan dentro del mismo empaquetado, cualquier fallo de uno de los componentes provocará el desecho de todo el costoso empaquetado.

El aumento del número de chips, la expansión del área del empaquetado y la complejidad creciente del bonding están amplificando, de forma proporcional, la presión de rendimiento y el riesgo de costos.

Mientras tanto, el competidor no se queda quieto. TSMC avanza en la integración de COUPE y el empaquetado CoWoS, accediendo a HBM a través de un ecosistema externo maduro.

Por otro lado, el gigante de almacenamiento SK hynix también está completando a toda velocidad sus capacidades de empaquetado avanzado: su fábrica de empaquetado avanzado en Indiana, Estados Unidos, con una inversión de 3.870 millones de dólares, comenzará la producción en 2028, y ya ha incluido CPO en su hoja de ruta de investigación y desarrollo dentro del mapa tecnológico de sistemas de memoria.

La colaboración entre óptica, memoria y empaquetado a través de fronteras se está convirtiendo en el punto común de esfuerzo de toda la cadena industrial.

Los pedidos son la única prueba para determinar el vencedor

TSMC ganó la primera ronda del CPO de conmutadores, con su ventaja sustentada en muestras de clientes reales, envíos de productos y progreso hacia la producción en masa.

Samsung, en cambio, apuesta por la siguiente batalla: intentar aprovechar su capacidad de integración vertical en HBM, lógica y fotónica de silicio para lograr un “adelantamiento por la vía alterna” en el ámbito de empaquetados de computación con IA.

Pero el mercado no debería confundir una “hoja de ruta técnica” con un “foso comercial”.

En los próximos 12 meses, la única señal más digna de seguimiento es esta: si en el mercado aparecerá un pedido con un cliente con nombre propio, que exija explícitamente vincular HBM, chips lógicos y I/O ópticos en el mismo empaquetado y se lo encargue a Samsung para la fabricación.

Si este pedido se concreta, la “tríada” de Samsung pasará de ser un activo en papel a convertirse en una herramienta realmente comercial.

Si tarda en cumplirse, la ruta flexible que construye TSMC apoyándose en su proceso líder y el ecosistema externo de HBM seguirá siendo la opción más segura para los gigantes de la IA.

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