La versión V2 de la "Ley de Tao" ha llegado, ¿qué nuevas oportunidades traerá a la cadena de la industria de semiconductores?

Recientemente, según un artículo publicado en ChinaXiv, la plataforma de prepublicación de artículos científicos de la Academia de Ciencias de China, He Tingbo, director de Huawei y presidente de la división de semiconductores, publicó la versión V2 de "A time scaling theory for multi-layer electronic systems" (Teoría de escalamiento temporal para sistemas electrónicos multicapa, conocida en la industria como la "Ley τ (Tau)").

En comparación con la versión V1 publicada el 25 de mayo, el nuevo artículo mantiene el marco teórico original, pero complementa con numerosos detalles de implementación en ingeniería, datos de pruebas reales y una hoja de ruta de evolución de productos, demostrando aún más la viabilidad de la "Ley τ" como un nuevo principio para guiar el desarrollo de la industria de semiconductores.

El artículo de la versión V2 de la "Ley τ" ha atraído gran atención, con más de 270,000 visitas y más de 55,000 descargas hasta el momento de la publicación.

Desde la perspectiva de las oportunidades de inversión, los informes institucionales indican que la cadena de herramientas EDA (Automatización de Diseño Electrónico) es crucial para la promoción del plegado lógico, y que la cadena de herramientas EDA representa la mayor oportunidad de crecimiento incremental del plegado lógico. Además, los fabricantes de encapsulado avanzado, obleas, equipos de prueba y otros eslabones podrían beneficiarse.

Divulgación de datos de pruebas reales del nuevo chip Kirin

La "Ley τ" propone reemplazar la "miniaturización geométrica" con el "escalamiento temporal (τ)" como nuevo principio rector para la evolución de los semiconductores y sistemas electrónicos. Mediante tecnologías innovadoras como el plegado lógico, se comprime continuamente el retardo de propagación de la señal y se aumenta constantemente la densidad de transistores, logrando así la evolución continua de los semiconductores y sistemas electrónicos.

Según el artículo de la versión V2, en comparación con la línea base de diseño planar tradicional del chip Kirin 9030 Pro de 2025, el Kirin 2026 emplea plegado lógico, aumentando la densidad de transistores de 155 MTr/mm² a 238 MTr/mm² en el mismo nodo de proceso, una mejora que anteriormente requería tres años de miniaturización geométrica. Bajo un voltaje de alimentación de 1.1 V, la frecuencia del Kirin 2026 también aumenta un 13%, alcanzando los 3.1 GHz. En comparación con el Kirin 9030 Pro, en un entorno de 25 °C y con el mismo objetivo de rendimiento, el Kirin 2026 puede reducir el voltaje de alimentación de 1.1 V a 0.9 V, y el consumo normalizado se reduce a 0.59, es decir, una reducción del 41% en el consumo.

En mayo de este año, He Tingbo declaró en una entrevista con los medios que, bajo la "Ley τ", la evolución de los chips puede tener un desarrollo "acelerado". Este otoño, Huawei lanzará un nuevo chip Kirin para teléfonos móviles, que será el primer "chip τ" completo.

El artículo de la versión V2 predice que, en la próxima década, el plegado lógico pasará de un plegado local de rutas críticas a un plegado completo y multinivel: cada encapsulado integrará tres, cuatro o más capas activas. De 2026 a 2035, se espera que la densidad de transistores avance hacia los 400 MTr/mm² y más.

Al mismo tiempo, el plegado lógico permite que los chips Kirin aumenten significativamente la frecuencia del núcleo de la CPU, allanando el camino para alcanzar frecuencias de 4 GHz y superiores.

La "Ley τ" proporciona un nuevo camino para una base de cómputo de IA de alta eficiencia energética

El artículo de la versión V1 de la Ley τ menciona que, entre mayo de 2020 y mayo de 2026, Huawei Semiconductor diseñó e implementó la producción en masa de 381 chips, que sirven en los campos de móviles, inteligencia artificial, automoción, industria e infraestructura. En toda la cartera de productos, la estrategia de escalamiento τ ha sido validada constantemente.

La "Ley τ" también es aplicable en el campo de la inteligencia artificial. El artículo de la versión V2 explica el escalamiento τ en los centros de datos de IA. El escalamiento τ en el nivel de IA se logra mediante la cooperación de tres niveles: la arquitectura del sistema (bus unificado), la interconexión óptica Hi-ONE y la reconfiguración topológica del encapsulado (plegado 3D). El artículo de la versión V2 agrega diagramas esquemáticos para explicar más a fondo la división del trabajo y la sinergia de las tres tecnologías: bus unificado, Hi-ONE y plegado 3D.

He Tingbo predice en el artículo que, alrededor de 2030, el Ascend 990 introducirá el plegado lógico en el campo de los aceleradores de IA. Siguiendo esta hoja de ruta, se espera que para 2035 la integración del hardware aumente más de 100 veces, y el efecto de reducción τ cubrirá cada capa de la pila, no solo a nivel de dispositivo.

Según un informe de investigación de Zheshang Securities, el valor central de la "Ley τ" de Huawei en el diseño de chips de IA es satisfacer la urgente demanda de alta eficiencia energética y alta densidad de cómputo impulsada por la explosión de la potencia de cómputo de IA, mediante innovaciones sistémicas en la arquitectura, en lugar de depender únicamente de la miniaturización del proceso. Para la infraestructura de cómputo de IA, la "Ley τ" aborda los puntos críticos de la alta presión en la transferencia de datos y el alto costo energético en la era de los grandes modelos, proporcionando una ruta de desarrollo sostenible para construir una base de cómputo de IA verde y de alta eficiencia energética.

Las instituciones afirman que la cadena de herramientas EDA es la mayor oportunidad de crecimiento incremental

Desde la perspectiva de las oportunidades de inversión, las herramientas EDA actuales están diseñadas para la era del diseño planar, y las instituciones son optimistas respecto a la cadena de herramientas EDA. Un informe de investigación de BOCOM International afirma que la principal limitación para la promoción integral del plegado lógico proviene de la cadena de herramientas EDA. Las herramientas EDA actuales nacieron en la era del diseño de chips bidimensional, y los requisitos del plegado lógico son muy diferentes. La cadena de herramientas EDA es la mayor oportunidad de crecimiento incremental del plegado lógico.

Además, analistas señalan que la implementación del plegado lógico depende en gran medida del encapsulado avanzado. Un informe de investigación de Central China Securities afirma que el plegado lógico puede mejorar significativamente el rendimiento de los chips, y requiere tecnologías de encapsulado avanzado como integración 2.5D/3D, unión híbrida, TSV (Through Silicon Via) y Chiplet. El encapsulado avanzado se convertirá en un eslabón central que afecta el rendimiento de los chips, y se espera que impulse un rápido crecimiento en la demanda de equipos de encapsulado y prueba avanzados. Las fundiciones que apoyen la arquitectura de plegado lógico podrían ver una aceleración en la liberación de capacidad, y se recomienda prestar atención a las oportunidades de inversión en fabricantes nacionales de encapsulado avanzado, fundiciones y fabricantes de equipos semiconductores.

Instituciones predicen que el eslabón de PCB (Placa de Circuito Impreso) podría beneficiarse de la evolución de la Ley τ. Un informe de investigación de Caishen Securities afirma que el PCB, como componente clave de interconexión electrónica, además de proporcionar conexiones eléctricas, también soporta funciones como la transmisión de señales digitales y analógicas, el suministro de energía y la transmisión y recepción de señales de radiofrecuencia y microondas. La evolución de la "Ley τ" podría impulsar aún más el desarrollo de alta gama de la industria de PCB, fortalecer la tendencia de interconexión de alta densidad, acelerar el ritmo de implementación de tecnologías como VPD (Vertical Power Delivery) y embebido, y aumentar el valor agregado de los productos PCB y las barreras competitivas de la industria.

(Editor: Wen Jing)

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