Noticias de Mars Finance, el 23 de junio, el analista Damnang en un artículo publicado el 22 de junio afirmó que el estándar SPHBM4, recientemente lanzado por JEDEC, no busca hacer que la DRAM sea más rápida, más grande o más barata, sino cambiar la forma en que HBM se conecta con la GPU. La HBM4 tradicional requiere conectar la GPU a través de una capa intermedia de silicio, mientras que SPHBM4 intenta que la HBM evite esa capa intermedia de silicio y se conecte directamente a la placa de encapsulado orgánico. La clave técnica de SPHBM4 es reutilizar el apilamiento de DRAM de HBM4, rediseñando solo la capa base en la parte inferior. La HBM4 tradicional tiene 2048 pines de señal de datos, que dependen de la capa intermedia de silicio para manejar el denso espaciado de conexiones; en cambio, SPHBM4 reduce el número de pines a 512 y aumenta la velocidad de una sola línea mediante una serialización 4:1, elevando la velocidad de la línea individual en cuatro veces, manteniendo teóricamente un ancho de banda total cercano al de HBM4. Damnang opina que la clave de este estándar no está en hacer "HBM barato", sino en liberar la capacidad de producción de empaquetado avanzado. Aunque la HBM es costosa y escasa, en las entregas de aceleradores de IA, la capa intermedia de silicio y CoWoS también son cuellos de botella importantes. Si la HBM deja de ocupar área en la capa intermedia, la misma capacidad de producción de obleas de la capa intermedia podría soportar más envíos de empaquetados. La estimación del artículo es que, en aceleradores de IA de gama alta, la HBM puede ocupar casi la mitad del área de la capa intermedia de silicio. Si esa área se elimina, la cantidad de empaquetados que una sola oblea puede soportar podría teóricamente aumentar entre 1.5 y 2 veces. Sin embargo, el efecto real aún depende de la tasa de adopción, la tasa de rendimiento, la configuración del producto y el área restante de la capa intermedia en el lado de la GPU. Por lo tanto, SPHBM4 realmente libera capacidad de producción, no el costo de cada chip individual. Incluso si tecnologías similares pueden ahorrar entre un 22% y un 40% en costos de empaquetado, en el costo total de un acelerador de IA, esto representa solo un porcentaje de unos dígitos. En comparación con el ahorro de varios cientos de dólares por chip, lo más importante es que, al abrir los cuellos de botella de producción, la cantidad de GPU y ASIC podría aumentar. Los beneficiarios potenciales quizás no sean evidentes de inmediato. A corto plazo, incluso si un fabricante de la nube o una compañía de chips adopta primero SPHBM4, la capacidad adicional de CoWoS liberada podría ser redistribuida por TSMC a clientes en lista de espera, y NVIDIA aún podría ser el que más pueda absorber esa capacidad adicional. Para los fabricantes de la nube que desarrollan sus propios ASIC, el valor de SPHBM4 es más a largo plazo: reducir la dependencia de una gran área de capa intermedia de silicio, y aumentar la libertad en diseño y entrega. El valor en toda la cadena de la industria también se moverá. Damnang afirma que SPHBM4 trasladará la carga tecnológica desde la placa base y la capa intermedia de silicio hacia el diseño de lógica de alta velocidad en la capa base. Porque, tras la mejora en la velocidad de línea individual, los circuitos PHY, SerDes, recuperación de reloj, ecualización y corrección de errores se volverán aún más importantes. La competencia en HBM podría cambiar de "quién puede apilar más alto" a "quién puede hacer mejor la lógica subyacente". A nivel empresarial, Samsung, que posee capacidades integradas de almacenamiento, procesos lógicos avanzados y empaquetado, tiene ventajas de integración vertical; SK Hynix y Micron dependen más de TSMC para fabricar las capas base complejas en nodos avanzados; TSMC, incluso ante la reducción del área de la capa intermedia, sigue dominando en la fabricación de CoWoS y capas base; Intel, con EMIB, interconexiones de alta velocidad y capacidades avanzadas de empaquetado, se presenta como un posible actor variable. Sin embargo, SPHBM4 aún está en la fase de "lanzamiento del estándar y espera de adopción". Lo que sigue es observar tres cosas: qué fabricante de almacenamiento lanzará primero productos con SPHBM4, si los grandes proveedores de la nube integrarán este diseño en sus ASIC propios, y si JEDEC publicará todos los detalles técnicos completos. Damnang es un analista que ha seguido durante mucho tiempo la cadena de semiconductores e infraestructura de IA, y su Substack publica principalmente análisis de semiconductores, memorias, empaquetado avanzado, fundición de obleas y chips de IA, caracterizado por desglosar problemas complejos de ingeniería en lógica industrial comprensible para los inversores.

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