SemiAnalysis desglosa el Huawei Kirin 9030: el proceso de fabricación no avanza, doblan el chip

Escribir artículo: La investigación de la tendencia

En el campo de la ingeniería inversa de semiconductores, TechInsights ha dominado durante décadas. El fin de semana pasado, Dylan Patel de SemiAnalysis lanzó oficialmente su primer informe de desmontaje público de su laboratorio STEEL (Teardown Engineering & Evaluation Lab), dirigido directamente a uno de los chips más observados a nivel mundial, el Kirin 9030 Pro que equipa el Huawei Mate 80 Pro, fabricado con el proceso N+3 más avanzado de SMIC.

El momento es muy revelador. TechInsights está siendo vendido a un fondo de inversión privada, y los ingresos de SemiAnalysis ya superan a los de este veterano gigante. Dylan eligió en este momento lanzar un ataque con un informe de desmontaje de alto contenido técnico, acompañado de fotos reales del chip tomadas en su laboratorio en Oregón.

El título del informe es como una bomba: la distancia mínima entre metales (M0 pitch) en el proceso N+3 de SMIC es solo de 32.5 nm, menor que los 36 nm del proceso 18A que usa el procesador Panther Lake de Intel más reciente.

¿SMIC, sin una litografía EUV, ha logrado hacer una distancia entre metales más fina que Intel?

Si solo se mira el título, esta noticia sería suficiente para hacer explotar toda la comunidad de semiconductores, pero SemiAnalysis en la segunda sección del informe ya lo desacredita, señalando que se trata de una "métrica seleccionada con cuidado", un indicador deliberadamente escogido.

Este artículo te ayudará a entender este informe de desmontaje,

Densidad igualada, a un costo elevado

El proceso N+3 de SMIC realmente iguala la densidad de transistores del N6 de TSMC.

El laboratorio STEEL, mediante análisis de secciones con TEM (microscopio electrónico de transmisión), midió una densidad de Bohr de 113.4 MTr/mm² en N+3, ligeramente superior a los 107.7 MTr/mm² del N6 de TSMC. La altura de las celdas se redujo de 252 nm en N+2 a 228 nm, y la separación de las puertas de contacto (CGP) de 63 nm a 57 nm. Estos números, en conjunto, indican que SMIC, sin EUV, mediante solo litografía DUV, ha logrado una densidad lógica comparable a la de la tecnología de 7 nm de TSMC.

¿A qué costo?

La capa M0 de SMIC usa la técnica de patrón cuádruple autoalineado (SAQP), que consiste en procesar una máscara de patrón cuatro veces para lograr líneas más finas. TSMC en su proceso N6 solo requiere doble patrón (SADP). La cuádruple patrón implica más máscaras, mayor precisión en el alineamiento, procesos más complejos y costos más altos.

SemiAnalysis muestra en la sección de secciones que el costo de SAQP es alto: las ranuras en M0 de N+3 presentan un contorno claramente en forma de trapecio invertido (más estrechas en la base que en la parte superior), y en el fondo de las ranuras hay una banda de enriquecimiento de la capa de bloqueo. Aunque esta morfología ayuda a rellenar con cobre, en un espacio de 32.5 nm, el control del proceso se vuelve mucho más difícil.

Para ponerlo en términos que un trader entendería: SMIC está produciendo billetes de igual denominación, pero cada uno cuesta varias veces más que los de TSMC, y la tasa de fallos es mayor. La densidad es la misma, pero la economía es completamente diferente.

Kirin 9030: exprimir cada pulgada de silicio en condiciones limitadas

La capacidad de diseño de chips de Huawei HiSilicon es otra historia en otro nivel.

Desde la superficie del chip, el Kirin 9030 tiene casi el mismo tamaño que la generación anterior, el 9020 (unos 140 mm²), pero está mucho más lleno: el CPU pasa de un núcleo grande + 3 núcleos medianos a uno grande + 4 medianos, la GPU aumenta de 4 a 6 unidades de cálculo, y la NPU también tiene un núcleo Tiny, con todos los niveles de caché ampliados. La mejora en densidad N+3 permite a Huawei meter más unidades lógicas en el mismo tamaño de chip.

En términos de rendimiento, el laboratorio STEEL cita datos de puntuaciones públicas, con una evaluación clara: el rendimiento de la GPU del Kirin 9030 (Maleoon 935) se acerca a los buques insignia de 2022, con un aumento del 70% en la puntuación 3DMark WLE respecto a la generación anterior, superando ligeramente al Snapdragon 8+ Gen 1, pero en comparación con el actual flagship Snapdragon 8 Elite Gen 5, la diferencia es de 2.4 a 2.6 veces.

El CPU ilustra aún más el problema. El rendimiento por ciclo (IPC) del núcleo grande TaiShan Prime es aproximadamente equivalente al Arm Cortex-X2, un diseño de 2021. El núcleo Firestorm del M1 de Apple, lanzado en 2020, todavía tiene un IPC un 35% superior. El núcleo M5 P más reciente de Apple tiene un IPC un 60% mayor, con un rendimiento absoluto 2.7 veces superior.

La raíz de la diferencia no está en el diseño, sino en el proceso de fabricación. Apple y Qualcomm usan TSMC N4 y N3P, procesos que tienen ventajas sustanciales en la curva voltaje-frecuencia: con la misma superficie, pueden alojar más transistores, y con el mismo consumo, alcanzar frecuencias más altas. La capacidad de diseño de Huawei está a la par con la de las principales empresas de la industria de la generación anterior, pero atrapada en procesos de fabricación de hace dos generaciones.

Cuando el proceso no avanza, Huawei planea "doblarse"

La parte más visionaria del informe es la publicación en la conferencia ISCAS 2026 de la ley de escalado τ y la hoja de ruta de LogicFolding de Huawei.

El escalado tradicional en semiconductores avanza en un plano bidimensional: hacer transistores más pequeños y líneas metálicas más finas. La ley de Moore ha sido esencialmente esto durante décadas. Huawei ahora propone el escalado τ, que traslada el objetivo de optimización del espacio a la dimensión temporal, centrado en reducir el tiempo de movimiento y procesamiento de datos, incluyendo la latencia de conmutación de transistores, la propagación de señales, y la latencia de cálculo y almacenamiento.

LogicFolding es la implementación práctica de esta teoría. En términos simples, consiste en dividir un mismo módulo lógico en dos capas apiladas, cara a cara, mediante conexiones de unión híbrida con separación ultra fina. La ventaja directa es acortar la ruta de señal más larga. En los chips modernos, gran parte del consumo y la latencia se dedica a conducir líneas largas y a los búferes de retransmisión. Al plegar verticalmente la lógica, la ruta crítica se acorta, permitiendo aumentar la frecuencia y reducir el consumo.

Huawei presenta una hoja de ruta audaz: el núcleo grande del Kirin 9030 alcanzará 2.75 GHz, y ya han probado en laboratorio un prototipo a 3.39 GHz, con la meta de llegar a 5 GHz en 2031, y mediante apilamiento 3D aumentar la densidad equivalente a 295 MTr/mm², comparable a la tecnología 14A de TSMC.

SemiAnalysis mantiene una postura cautelosa. Señalan que la forma en que Huawei calcula la densidad difiere de la de los fabricantes tradicionales: la densidad en apilamiento 3D se calcula en función del área de encapsulado, apilando múltiples capas de lógica activa, lo que naturalmente da cifras más altas. Si se aplica el mismo método a un chip AMD MI450X (capa superior N2 + capa inferior N3P), la densidad teórica sería de 460.2 MTr/mm², mucho más allá del objetivo de Huawei para 2031.

Pero la dirección en sí misma merece atención. Huawei, en esencia, está llevando la fabricación a un nivel en el que la "fábrica de chips" se convierte en parte del diseño del sistema. AMD, por ejemplo, usa V-Cache para apilar en 3D en la caché, y el MI350X traslada IO y conexiones a la capa inferior. Huawei busca algo aún más radical: dividir un mismo bloque lógico en partes verticales distribuidas, lo cual representa un desafío de ingeniería de otro nivel.

El control de exportaciones redefine la dimensión de la competencia

La conclusión final de SemiAnalysis es clara: las restricciones de exportación no han detenido el avance de los chips chinos, pero sí han cambiado la ruta y el costo del progreso.

El proceso N+3 de SMIC demuestra que, sin EUV, se puede alcanzar una densidad lógica similar a N6. Pero este camino es más costoso, más complejo y con menor tasa de producción. Cada paso adicional aumenta la dificultad: más máscaras, mayor precisión en el alineamiento, patrones múltiples más caros. En teoría, N+4 podría alcanzar 137.8 MTr/mm² (en comparación con N5 de TSMC), y N+5, si se añade alimentación trasera, podría acercarse a la tecnología HP de Intel 18A. Pero cada paso es más difícil, más caro y con menor margen de error.

Al mismo tiempo, los procesos N+2 y N+3 de SMIC están migrando a la fundición Huahong, y empresas de diseño como Alibaba Pingtouge y Cambrian podrían beneficiarse. La difusión del conocimiento en fabricación de chips desde un solo fabricante hacia un ecosistema más amplio diluye aún más la efectividad de las sanciones dirigidas a empresas individuales.

En el lado del diseño, Huawei y la Universidad de Pekín ya están desarrollando prototipos de herramientas EDA nacionales para LogicFolding. Esto no reemplaza completamente las cadenas de herramientas completas de Synopsys y Cadence, pero los EDA nacionales están avanzando hacia una "optimización conjunta de arquitectura, proceso y encapsulado".

Un detalle interesante: en el desmontaje, SemiAnalysis encontró que la DRAM del Kirin 9030 Pro proviene de Samsung (K4L2E165YD, LPDDR5X-9600, proceso 1a), y en la versión Pro Max de 16 GB, se usaron tanto componentes de Samsung como de ChangXin Memory (CXMT). La fecha de empaquetado de los chips de ChangXin es la semana 45 de 2025, con una densidad de proceso comparable a la de la tecnología 1z. Esto indica que los chips de almacenamiento chinos ya están entrando en la cadena de suministro de Huawei, aunque aún con procesos una o dos generaciones por detrás de Samsung y SK Hynix.

Para los inversores, la señal más importante es si la ruta de apilamiento 3D de Huawei puede, con costos controlados, permitir que los chips chinos en teléfonos, inferencia de IA y redes alcancen un nivel suficiente para ser competitivos.

Si esto se logra, el valor estratégico de toda esta cadena de suministro será reevaluado.