El 22 de septiembre de 2026, el Philadelphia Semiconductor Index amplió su avance hasta el 4%, cerrando en 12.398,17 puntos. Según los datos de mercado de Gate, la acción de Nvidia subió un 2,3% hasta 227,38 dólares. Broadcom ganó un 1,6%, Advanced Micro Devices (AMD) avanzó un 9,95%, ASML subió un 0,38% e Intel aumentó un 12,14%. La capitalización de mercado de AMD superó por primera vez el umbral de 1 billón de dólares, y Arm se disparó un 17,16%.
Detrás del repunte del sentimiento del mercado, se está perfilando una lógica profunda de la industria. El veterano diseñador de chips y analista de hardware Mr. Bubble afirmó recientemente, en una entrevista en el Frictionless Podcast, que el cuello de botella central para la infraestructura de computación de IA se está desplazando desde el mero aumento de la potencia de cómputo de los chips. Ahora avanza hacia el advanced packaging, la latencia de interconexión a nivel de sistema y la gestión de la jerarquía de memoria. Señaló que los costes del proceso avanzado se están incrementando con rapidez, mientras que las mejoras en la densidad de transistores siguen siendo limitadas, dejando a la tradicional Ley de Moore expuesta a retos económicos. En lugar de seguir reduciendo nodos de proceso, la industria conecta cada vez más múltiples chips mediante advanced packaging para formar un único sistema de computación.
Este artículo desglosará cómo se está reconfigurando la distribución del valor a lo largo de la cadena de suministro de chips de IA en cuatro dimensiones: economía del proceso, capacidad de empaquetado, arquitectura de interconexión y jerarquía de memoria.
Retos económicos del escalado de procesos y el auge del advanced packaging
Durante años, el mercado ha medido el progreso de los chips por cómo la densidad de transistores se duplica aproximadamente cada dos años. Pero este marco se enfrenta a un desafío serio. Mr. Bubble señaló que las inversiones de capital necesarias para pasar a nodos de proceso avanzados se han hinchado hasta niveles de varios decenas de miles de millones de dólares, mientras que la mejora en densidad de transistores podría ser solo de un 15% a un 20%. «Ni siquiera puedes duplicar el número de transistores».
La respuesta de la industria a este reto está cambiando de «reducir transistores» a «ampliar el área del die». El advanced packaging conecta varios chips en un único sistema de computación, permitiendo que funcionen lógicamente como si fuera un solo chip. Esta tendencia está reconfigurando la distribución del valor en toda la cadena de suministro de semiconductores.
El China Center for Information Industry Development (CCID) pronostica que, impulsado por el crecimiento sostenido de los pedidos de aceleradores de IA y por la evolución de las pilas de HBM hacia 12 capas y más, el mercado global de advanced packaging alcanzará 58,1 mil millones de dólares en 2026. Para 2030, se espera que el tamaño del mercado se aproxime a los 80 mil millones. Los cálculos de Morgan Stanley apuntan en la misma dirección: el mercado global de advanced packaging en 2026 se estima en aproximadamente entre 56,0 mil millones y 58,0 mil millones de dólares. Representa la primera vez que la participación de la cadena de valor global de OSAT/packaging y testing supera el 50%. Dentro de ese segmento, los márgenes de packaging dedicados a IA pueden alcanzar entre un 48% y un 55%, convirtiéndose en el segmento más rentable de la cadena de valor de semiconductores.
En su llamada de resultados del cuarto trimestre de 2025, ASE indicó que, debido a la demanda de semiconductores impulsada por la adopción de IA y a una recuperación general del mercado, los ingresos de advanced packaging y testing de 2026 se espera que se dupliquen de 1,6 mil millones a 3,2 mil millones de dólares, con aproximadamente un 75% proveniente de packaging y un 25% de testing. TSMC, por su parte, señaló que la contribución de ingresos por advanced packaging en 2025 está ligeramente por encima del 10%. Espera que el crecimiento supere el ritmo promedio de la compañía y que el advanced packaging represente «en la franja de los dos dígitos bajos» de los ingresos en 2026. Además, cerca de un 10% a un 20% de las inversiones de capital de 2026 se asignarán a advanced packaging, testing, fabricación de fotomáscaras y otros proyectos.
Expansión de capacidad CoWoS y la persistencia de brechas oferta-demanda
El ritmo de expansión de la capacidad CoWoS de TSMC es una ventana clave para observar cuellos de botella en advanced packaging. Con base en datos de TrendForce, la producción mensual de CoWoS de TSMC se espera que continúe escalando desde aproximadamente 70.000 obleas en 2025 hasta 120.000–140.000 obleas hacia finales de 2026. La producción mensual en 2027 podría aumentar aún más hasta alrededor de 200.000 obleas. La visión de JPMorgan difiere ligeramente: espera que la capacidad mensual de CoWoS alcance 115.000 obleas, 190.000 obleas y 225.000 obleas al cierre de 2026, 2027 y 2028, respectivamente.
Incluso con una expansión rápida de capacidad, las brechas oferta-demanda siguen presentes. Según información de la cadena de suministro, Nvidia ya ha reservado entre 800.000 y 850.000 obleas de capacidad CoWoS en TSMC para 2026, asegurando más de la mitad de las asignaciones anuales del año. Tras el gran consumo de capacidad por parte de los principales clientes de primer nivel, los recursos de packaging disponibles para Broadcom, AMD y los chips personalizados de clientes en la nube son relativamente limitados. DIGITIMES espera que la proporción de CoWoS-L dentro de la capacidad CoWoS de TSMC aumente hasta alrededor del 75% en el cuarto trimestre de 2026, y que la nueva capacidad se enfoque principalmente en chips de IA de mayor tamaño.
La evolución de la hoja de ruta de Nvidia refleja directamente las limitaciones reales del cuello de botella de packaging. Tal como analizó Mr. Bubble, Nvidia planeó inicialmente empaquetar cuatro dies desnudos en la arquitectura Rubin Ultra. Sin embargo, debido a límites físicos del packaging, se vio obligada a reducirse a empaquetar dos dies desnudos por grupo y, después, conectar dos de esos grupos empaquetados mediante una PCB. Esto significa que los fabricantes de PCB se han convertido en un nuevo cuello de botella dentro de la cadena de interconexión de cómputo: deben garantizar que los chips separados por varios centímetros puedan operar juntos como si fueran un solo chip.
La rigidez continuada de CoWoS está impulsando la expansión del ecosistema de suministro de advanced packaging. Algunas etapas back-end de CoWoS se están asumiendo gradualmente por OSAT, como ASE/StatsChip, Amkor y JCET. Por ejemplo, la capacidad mensual vinculada a ASE/StatsChip se espera que aumente de unas 30.000 obleas en 2026 a unas 50.000 obleas en 2027, mientras que Amkor se prevé que suba de aproximadamente 20.000 obleas a unas 30.000 obleas. La estructura de la industria está cambiando desde la dominancia de un único punto de TSMC hacia un modelo de expansión con múltiples actores, que incluye wafer fabs, OSAT, fabricantes de sustratos y compañías de paneles de visualización.
Jerarquía de memoria reconfigurada: tras HBM, la competencia se desplaza a flash y 3D DRAM
A medida que la inferencia de IA amplía su ventana de contexto de 128K a escala de millones de tokens, la capacidad de memoria enfrenta una presión sin precedentes. Pero Mr. Bubble propuso un desglose práctico: los pesos del modelo deben permanecer en HBM, mientras que el enorme contexto histórico no necesita ocupar el espacio costoso de HBM. El contexto de baja frecuencia puede migrarse a un nivel de almacenamiento flash de mayor capacidad y menor coste.
La dinámica de oferta y demanda de chips de memoria confirma la urgencia de esta tendencia. Según el pronóstico de IDC, en 2026 el suministro global de DRAM crecerá solo un 16% interanual, mientras que el suministro de NAND crecerá un 17%, ambos por debajo del promedio histórico. Al mismo tiempo, se esperan tasas de crecimiento de la demanda de un 45% y un 38%, respectivamente. Como resultado, las brechas oferta-demanda seguirán ampliándose durante la primera mitad de 2027. SK hynix reveló que toda su capacidad de HBM para 2026 fue prevendida a finales de 2025 a clientes clave, incluidos Nvidia y AMD. La industria, en general, muestra un fenómeno de «prima por disponibilidad».
Los datos de TrendForce indican que los ingresos de la industria de DRAM aumentaron, trimestre contra trimestre, un 59,5% en el segundo trimestre de 2026. Los ingresos de SK hynix subieron un 37,9% trimestre contra trimestre hasta 38,59 mil millones de dólares, con una cuota de mercado del 24,9%. Los ingresos de Micron Technology aumentaron un 65,5% trimestre contra trimestre hasta 36,0 mil millones de dólares, y su cuota de mercado creció hasta el 23,3%. Choi Tae-won, presidente del SK Group de Corea, señaló recientemente que, dado que la producción de chips se enfrenta a cuellos de botella sistémicos, es probable que continúe una escasez global de chips de memoria hasta 2030.
A más largo plazo, la dirección tecnológica apunta a la 3D DRAM: unir directamente DRAM sobre chips de lógica mediante unión. Al acortar drásticamente las distancias físicas, reduce la latencia, incrementa el ancho de banda y reduce el consumo de energía. En Hot Chips 2026, d-Matrix presentó un acelerador de inferencia generativa Raptor 3D-DRAM. Una tarjeta combina 32 GB de 3D DRAM con aproximadamente 100 TB/s de ancho de banda de memoria, requiriendo solo cerca de 0,37 picojulios por bit transmitido. En esta arquitectura, el die de lógica de cómputo se apila directamente sobre la DRAM. Cada chiplet aporta 4 GB de memoria y aproximadamente 12,5 TB/s de ancho de banda, y ocho chiplets conforman una tarjeta. Los resultados del documento muestran que Raptor logra 4,71 veces más rendimiento de inferencia que una configuración con HBM en múltiples modelos generativos y 2,44 veces más que una configuración de referencia con SRAM. d-Matrix espera completar el tape-out de Raptor para finales de 2026 y ya lo ha integrado en el ecosistema NVLink Fusion de Nvidia.
El diseño a nivel de sistema se convierte en una nueva barrera: cambio de paradigma de chips a racks
Para Mr. Bubble, la unidad fundamental del cómputo de IA ya no es un único chip ni siquiera un único servidor. Es un rack completo, y a veces varios racks. La razón clave es que las estrategias de paralelización para el entrenamiento e inferencia de modelos grandes hacen que el rendimiento de interconexión y la latencia entre chips sean decisivos para la eficiencia del clúster.
Nvidia aborda las interconexiones de alto ancho de banda a través del sistema NVL72 y NVSwitch. Pero los switches ocupan espacio físico que, de otro modo, podría usarse para GPUs. El equipo de TPU de Google eligió un camino completamente distinto: construye parte de la lógica de enrutamiento directamente dentro del chip, de modo que el chip también actúa como un pseudo-router. Su dominio de expansión Scale-up alcanza 9.600 chips, lo que ayuda a explicar por qué la configuración de HBM por tarjeta en una TPU es inferior a la de las GPUs de Nvidia, aunque aun así puede soportar entrenamiento a una escala masiva.
La tecnología de interconexión está atravesando un cambio de paradigma de cables de cobre a óptica. En marzo de 2026, tres gigantes de chips —AMD, Broadcom y Nvidia— se unieron a Microsoft, Meta y OpenAI para formar un grupo de trabajo de protocolo multi-fuente de interconexión óptica para computación. La misión central es desarrollar una capa física óptica universal y componentes unificados, sustituyendo los cables de cobre tradicionales por fibra óptica. Según el plan, el estándar admitirá conexiones de expansión vertical tanto dentro de los sistemas de IA como entre racks. En última instancia, las velocidades de transferencia de datos alcanzarán 3,2 Tb/s. A diferencia de estándares propietarios anteriores y exclusivos, la especificación OCI sigue una filosofía de diseño «agnóstica de protocolo». Puede soportar tanto NVLink de Nvidia como el protocolo UALink liderado por AMD y Broadcom.
En el lado de la inferencia, «separación prefill-decoding» está emergiendo como el paradigma arquitectónico dominante. El diseño de referencia de Kimi despliega estas dos etapas en nodos distintos, y esta arquitectura se está adoptando ampliamente. La fase prefill es intensiva en cómputo, mientras que la fase decoding es intensiva en ancho de banda de memoria. Separarlas y desplegarlas puede mejorar de forma significativa la eficiencia global del sistema.
Valor a largo plazo en la capa de hardware: por qué «poseer las vías» es más fiable que «apostar por el tren»
La lógica de inversión de Mr. Bubble se ha mantenido constante: en lugar de apostar por laboratorios rivales de IA en la frontera, es mejor conservar empresas que poseen capacidades críticas de infraestructura, incluidas hardware, packaging, almacenamiento y otros componentes esenciales. Esta lógica se ha validado con el desempeño reciente del mercado.
Al cierre del 22 de septiembre de 2026 (hora de Pekín), los datos del mercado de Gate muestran que Nvidia cotizaba a 227,38 dólares, con una subida del 2,30%. El ADR de TSMC estaba en 445,14 dólares, con un avance del 2,41%. Micron Technology se situó en 1.043,96 dólares, con una subida del 2,77%. El ADR de SK hynix era 188,86 dólares, con un alza del 0,73%. Intel subió un 12,14% y AMD avanzó un 9,95%, con su capitalización de mercado superando por primera vez el umbral de 1 billón de dólares.
Precio de la acción de Nvidia, fuente: cotizaciones del mercado de Gate
Precio de la acción de Intel, fuente: cotizaciones del mercado de Gate
Precio de la acción de AMD, fuente: cotizaciones del mercado de Gate
JPMorgan elevó sus pronósticos de capacidad mensual de CoWoS para TSMC a finales de 2026, 2027 y 2028 hasta 115.000 obleas, 190.000 obleas y 225.000 obleas, respectivamente, y señaló que la escasez de CoWoS se está ampliando. Evercore espera que la capacidad de electro-absorption modulated laser (EAM) de Broadcom aumente de aproximadamente 43 millones a 44 millones de unidades en 2025 hasta 50 millones en 2026, reflejando el crecimiento estructural de la demanda de interconexión. Estas tres compañías —todas ellas, ya sea el punto de vista de Astera Labs sobre que el contenido de interconexión de un solo chip Scale-up sigue creciendo, la guía de Marvell sobre la tasa de crecimiento de su negocio de conectividad, o el énfasis de Intel en advanced packaging como cuello de botella para toda la industria— apuntan a la misma conclusión: las interconexiones, el packaging y la memoria se están convirtiendo en nuevos componentes escasos en la infraestructura de IA.
Conclusión
El centro de gravedad competitivo para la infraestructura de cómputo de IA se está desplazando de avances puntuales impulsados por la miniaturización del proceso hacia la coordinación a nivel de sistema entre packaging, interconexiones y almacenamiento. El desafío de la economía de la Ley de Moore no significa que el crecimiento del cómputo se esté estancando. Significa que la distribución del valor se está moviendo de «quién tiene el nodo de proceso más avanzado» a «quién controla el mayor cuello de botella crítico». La escasez de capacidad en advanced packaging, la oferta y demanda ajustada de HBM, el potencial de descarga mediante flash y el horizonte de industrialización de la 3D DRAM, además de la posición de nuevo cuello de botella de las PCBs y las interconexiones de sistema, constituyen la nueva línea principal para la inversión en chips en EE. UU.
Para los inversores que siguen esta tendencia, comprender la lógica física de apilamiento desde los chips hasta los racks puede importar más que perseguir fluctuaciones a corto plazo en cualquier activo objetivo. Tal como lo expresó Mr. Bubble: «quienes poseen las vías valen más para mantener a largo plazo que las empresas que construyen trenes».
Preguntas frecuentes
P1: ¿Por qué se llama al advanced packaging la "nueva Ley de Moore"?
La Ley de Moore tradicional se basa en la miniaturización mediante fotolitografía para aumentar la densidad de transistores. Pero las inversiones de capital para procesos avanzados se han disparado hasta niveles de varias decenas de miles de millones de dólares, mientras que la mejora de densidad podría ser solo de un 15% a un 20%. El advanced packaging conecta múltiples chips en un sistema integrado, usando «ampliar el área del die» en lugar de «reducir transistores», lo que lo convierte en una vía de expansión del cómputo más viable económicamente.
P2: ¿Hacia dónde apuntan las tecnologías de almacenamiento después de HBM?
En el corto plazo, la descarga mediante flash es una solución pragmática para transportar contextos masivos de inferencia. En el medio plazo, se espera que la 3D DRAM, al unir verticalmente DRAM encima del chip de lógica, reduzca simultáneamente la latencia, aumente el ancho de banda y reduzca el consumo de energía. Raptor de d-Matrix demostró su solución de 3D-DRAM con más de 100 TB/s de ancho de banda en Hot Chips 2026, y se espera que complete el tape-out para finales de 2026.
P3: ¿Por qué los fabricantes de PCB se están convirtiendo en un nuevo cuello de botella para los chips de IA?
Cuando un único paquete no puede acomodar más dies desnudos, los chips necesitan interconexiones de alta velocidad implementadas mediante PCBs. Rubin Ultra de Nvidia pasó de un paquete de cuatro dies desnudos a un diseño de dos dies desnudos, empaquetado doble. La transmisión de integridad de señal entre los dos grupos empaquetados depende de las capacidades del proceso del fabricante de PCB. Esto convierte a la PCB de un conector pasivo en un cuello de botella activo que limita el ritmo de expansión del cómputo.
P4: Tras las GPUs, ¿en qué áreas deberían centrarse los inversores en chips de IA?
En packaging: centrarse en los beneficiarios de la expansión de capacidad CoWoS y en las compañías que asumen trabajo en OSAT. En interconexiones: centrarse en los participantes que apoyan el despliegue de estándares de interconexión óptica (OCI). En almacenamiento: centrarse en proveedores de HBM, innovadores tempranos de tecnología de 3D DRAM y diseñadores de controladores flash. A nivel de sistema: centrarse en empresas líderes en capacidades de diseño a nivel de rack.
P5: ¿Las valoraciones en el sector semiconductores de EE. UU. actual son razonables?
A 22 de septiembre (hora de Pekín), el Philadelphia Semiconductor Index está en 12.398,17. El P/E (TTM) del ADR de TSMC es de alrededor de 33x. Dado que la infraestructura de cómputo de IA todavía está en un ciclo estructural de expansión, se espera que las brechas oferta-demanda en advanced packaging y HBM persistan más allá de 2027, y el crecimiento de beneficios en las empresas líderes podría absorber las valoraciones actuales. Sin embargo, los inversores deben vigilar riesgos potenciales, incluidos controles de exportación, factores geopolíticos y la posibilidad de que las rampas de expansión de capacidad sean más lentas de lo esperado.
