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华为提出τ缩放定律，麒麟芯片今年秋季首用LogicFolding
传统摩尔定律依赖晶体管几何尺寸持续缩小，但先进制程正面临物理极限和成本收益下降。τ 缩放定律的核心，是系统性缩短信号和数据在器件、电路、芯片与系统中的传播时间，从而提升性能、能效和等效晶体管密度。
在器件层，华为通过优化晶体管和互连线的电阻、寄生电容来降低时间常数 τ。在电路层，LogicFolding 打破传统电路布局边界，缩短关键路径布线，降低信号传播的阻容负载。在芯片层，华为通过软件、架构和芯片协同设计提升并行效率。在系统层，UnifiedBus 互联协议面向 SuperPoD 实现统一内存寻址和原生内存语义，以降低系统通信延迟。
华为称，过去 6 年已基于 τ 缩放定律设计并量产 381 款芯片，覆盖手机和 AI 计算等场景。公司预计，到 2031 年，基于 τ 缩放定律设计的高端芯片将达到 14 Å，即 1.4 nm 工艺等效晶体管密度。华为目前披露的是设计方法和路线目标，并未提供 LogicFolding 在麒麟芯片上的独立性能测试数据。