Le 22 septembre 2026, l’indice Philadelphia Semiconductor a élargi son gain à 4%, clôturant à 12 398,17 points. D’après des données de Gate, l’action Nvidia a progressé de 2,3% à 227,38 $ ; Broadcom a gagné 1,6%, Advanced Micro Devices (AMD) a grimpé de 9,95%, ASML a augmenté de 0,38% et Intel a avancé de 12,14%. La capitalisation boursière d’AMD a d’abord franchi le cap des 1 000 milliards de dollars, tandis qu’Arm s’est envolée de 17,16%.
Derrière cet élan du sentiment de marché, une logique plus profonde de l’industrie commence à se préciser. Le concepteur de puces chevronné et analyste matériel, Mr. Bubble, a récemment déclaré, dans une interview sur le Frictionless Podcast, que le goulot d’étranglement central pour l’infrastructure de calcul liée à l’IA s’éloigne de la simple augmentation de la puissance de calcul des puces. Il se déplace vers l’advanced packaging, la latence des interconnexions au niveau système et la gestion de la hiérarchie mémoire. Il a souligné que les coûts des procédés avancés augmentent rapidement, tandis que les gains en densité de transistors demeurent limités, mettant ainsi en difficulté la traditionnelle loi de Moore sur le plan économique. Plutôt que de continuer à réduire les nœuds de procédé, l’industrie relie de plus en plus plusieurs puces grâce à l’advanced packaging afin de former un seul système de calcul.
Cet article détaillera comment la répartition de la valeur au sein de la chaîne d’approvisionnement des puces pour IA est en train d’être reconfigurée selon quatre dimensions : l’économie des procédés, la capacité de packaging, l’architecture des interconnexions et la hiérarchie mémoire.
Défis économiques liés à la montée en échelle des procédés et essor de l’advanced packaging
Pendant des années, le marché a mesuré les progrès des puces à la manière dont la densité de transistors double environ tous les deux ans. Mais ce cadre se heurte à un défi sérieux. Mr. Bubble a indiqué que les dépenses d’investissement (capex) nécessaires pour passer à des nœuds de procédé avancés ont explosé pour atteindre des dizaines de milliards de dollars, tandis que les améliorations de densité de transistors pourraient n’être que de 15% à 20% — « Vous ne pouvez même pas doubler le nombre de transistors. »
La réponse de l’industrie à ce défi évolue de « réduire les transistors » vers « étendre la surface des dies ». L’advanced packaging relie plusieurs puces en un seul système de calcul, leur permettant de fonctionner logiquement comme une seule puce. Cette tendance redessine la répartition de la valeur sur l’ensemble de la chaîne d’approvisionnement des semi-conducteurs.
Le Centre chinois pour le développement de l’industrie de l’information (CCID) prévoit que, porté par la poursuite de la croissance des commandes d’accélérateurs IA et par l’évolution des piles HBM vers 12 couches et au-delà, le marché mondial de l’advanced packaging atteindra 58,1 milliards de dollars en 2026. D’ici 2030, la taille du marché devrait approcher 80 milliards de dollars. Les calculs de Morgan Stanley pointent dans la même direction : le marché mondial de l’advanced packaging en 2026 est estimé à environ 56,0 à 58,0 milliards de dollars, ce qui représente la première fois que la part de la chaîne de valeur OSAT/packaging et testing dans son ensemble dépasse 50%. Au sein de ce segment, les marges de l’advanced packaging dédié à l’IA peuvent aller jusqu’à 48% à 55%, ce qui en fait le segment le plus rentable de la chaîne de valeur des semi-conducteurs.
Lors de son appel aux résultats du T4 2025, ASE a déclaré que, en raison de la demande en semi-conducteurs tirée par l’adoption de l’IA et d’une reprise globale du marché, le chiffre d’affaires 2026 de l’advanced packaging et des tests devrait doubler, passant de 1,6 milliard à 3,2 milliards de dollars, avec environ 75% provenant du packaging et 25% des tests. TSMC, de son côté, a indiqué que la contribution des revenus d’advanced packaging en 2025 est légèrement supérieure à 10%. Elle s’attend à une croissance supérieure à la moyenne de la société et estime que l’advanced packaging représentera « dans les teens » du chiffre d’affaires en 2026. En outre, environ 10% à 20% des capex 2026 seront alloués à l’advanced packaging, aux tests, à la fabrication de photomasques et à d’autres projets.
Expansion des capacités CoWoS et persistance des écarts offre-demande
Le rythme d’expansion des capacités CoWoS de TSMC constitue une fenêtre clé pour observer les goulots d’étranglement de l’advanced packaging. D’après les données de TrendForce, la production mensuelle de CoWoS de TSMC devrait continuer à augmenter, passant d’environ 70 000 wafers en 2025 à 120 000–140 000 wafers d’ici la fin 2026. La production mensuelle en 2027 pourrait encore monter à environ 200 000 wafers. L’anticipation de JPMorgan diffère légèrement : elle prévoit que la capacité mensuelle CoWoS atteindra 115 000 wafers, 190 000 wafers et 225 000 wafers d’ici fin 2026, 2027 et 2028, respectivement.
Même avec une expansion rapide des capacités, les écarts offre-demande persistent. D’après des informations de la chaîne d’approvisionnement, Nvidia a déjà réservé 800 000 à 850 000 wafers de capacité CoWoS chez TSMC pour 2026, garantissant plus de la moitié des allocations annuelles de l’année. Après la forte consommation de capacités par les plus gros clients, les ressources de packaging disponibles pour Broadcom, AMD et les puces sur mesure des clients cloud restent relativement limitées. DIGITIMES s’attend à ce que la part des CoWoS-L dans les capacités CoWoS de TSMC atteigne environ 75% au T4 2026, avec une nouvelle capacité principalement axée sur des puces IA de plus grande taille.
L’évolution de la feuille de route de Nvidia reflète directement les contraintes réelles du goulot d’étranglement du packaging. Comme l’a analysé Mr. Bubble, Nvidia avait d’abord prévu d’assembler quatre bare dies dans l’architecture Rubin Ultra. Mais, en raison de limites physiques de packaging, l’entreprise a dû passer à deux bare dies par groupe, puis relier deux de ces groupes emballés via un PCB. Cela signifie que les fabricants de PCB sont devenus un nouveau goulot d’étranglement dans la chaîne d’interconnexion pour le calcul : ils doivent s’assurer que des puces séparées par plusieurs centimètres puissent fonctionner ensemble comme une seule puce.
La persistance de la tension autour de CoWoS entraîne l’expansion de l’écosystème d’approvisionnement en advanced packaging. Certaines étapes arrière de CoWoS sont progressivement prises en charge par des OSAT tels qu’ASE/StatsChip, Amkor et JCET. Par exemple, la capacité mensuelle liée à ASE/StatsChip devrait passer d’environ 30 000 wafers en 2026 à environ 50 000 wafers en 2027, tandis que Amkor devrait augmenter d’environ 20 000 wafers à environ 30 000 wafers. La structure de l’industrie évolue : de la domination de TSMC sur un point unique vers un modèle d’expansion multi-acteurs qui inclut les wafer fabs, les OSAT, les fabricants de substrats et les sociétés de panneaux d’affichage.
Hiérarchie mémoire reconfigurée : après HBM, la concurrence se déplace vers le flash et la 3D DRAM
À mesure que l’inférence IA étend sa fenêtre de contexte de 128K à l’échelle du million de tokens, la capacité mémoire subit une pression sans précédent. Mais Mr. Bubble a proposé une décomposition pratique : les poids du modèle doivent rester dans la HBM, tandis que le vaste historique de contexte n’a pas besoin d’occuper un espace HBM coûteux. Les contextes à faible fréquence peuvent être migrés vers un niveau de stockage flash de plus grande capacité et à coût plus bas.
La dynamique offre-demande pour les puces mémoire confirme l’urgence de cette tendance. Selon les prévisions de l’IDC, en 2026 l’offre mondiale de DRAM ne progressera que de 16% en glissement annuel, tandis que l’offre de NAND augmentera de 17% — toutes deux en dessous de la moyenne historique. Dans le même temps, les taux de croissance de la demande sont attendus à 45% et 38%, respectivement. En conséquence, les écarts offre-demande vont continuer de s’élargir au cours du premier semestre 2027. SK hynix a révélé que toute sa capacité HBM 2026 avait été pré-vendue d’ici la fin 2025 à des clients clés, dont Nvidia et AMD. L’industrie montre globalement un phénomène de « spot premium ».
Les données de TrendForce indiquent que le chiffre d’affaires de l’industrie DRAM a augmenté d’un trimestre sur l’autre de 59,5% au deuxième trimestre 2026. Les revenus de SK hynix ont progressé de 37,9% d’un trimestre sur l’autre à 38,59 milliards de dollars, avec une part de marché de 24,9%. Ceux de Micron Technology ont augmenté de 65,5% d’un trimestre sur l’autre à 36,0 milliards de dollars, et sa part de marché a grimpé à 23,3%. Choi Tae-won, président du groupe coréen SK, a récemment déclaré que, puisque la production de puces fait face à des goulots d’étranglement structurels, une pénurie mondiale de puces mémoire est susceptible de se poursuivre jusqu’en 2030.
Sur le long terme, la direction technologique pointe vers la 3D DRAM — en liant directement la DRAM au-dessus des puces logiques. En raccourcissant drastiquement les distances physiques, elle réduit la latence, augmente la bande passante et diminue la consommation d’énergie. Lors de Hot Chips 2026, d-Matrix a présenté un accélérateur d’inférence générative Raptor 3D-DRAM. Une seule carte combine 32 GB de 3D DRAM avec environ 100 TB/s de bande passante mémoire, nécessitant seulement environ 0,37 picojoule par bit transmis. Dans cette architecture, la puce logique de calcul est empilée directement au-dessus de la DRAM. Chaque chiplet fournit 4 GB de mémoire et environ 12,5 TB/s de bande passante, et huit chiplets composent une carte. Les résultats sur papier montrent que Raptor atteint une capacité d’inférence 4,71 fois supérieure à une configuration HBM sur plusieurs modèles génératifs, et 2,44 fois supérieure à une configuration de référence SRAM. d-Matrix s’attend à finaliser le tape-out de Raptor d’ici la fin 2026 et l’a déjà intégré à l’écosystème NVLink Fusion de Nvidia.
Le design au niveau système devient un nouveau rempart : bascule de la logique « puces » vers « racks »
Pour Mr. Bubble, l’unité fondamentale du calcul IA n’est plus une seule puce, ni même un seul serveur. C’est un rack entier — et parfois plusieurs racks. Le raisonnement central est que, pour l’entraînement et l’inférence de grands modèles, les stratégies de parallélisation rendent décisives la bande passante et la latence des interconnexions entre puces pour l’efficacité du cluster.
Nvidia traite les interconnexions à forte bande passante via le système NVL72 et NVSwitch. Mais les switchs occupent de l’espace physique qui pourrait autrement servir aux GPU. L’équipe TPU de Google a choisi une voie totalement différente : elle intègre une partie de la logique de routage directement dans la puce, de sorte que la puce agit aussi comme un pseudo-router. Son domaine d’expansion Scale-up atteint 9 600 puces, ce qui aide à expliquer pourquoi la configuration HBM par carte d’un TPU est plus faible que celle des GPU Nvidia — tout en lui permettant de soutenir un entraînement à une échelle massive.
La technologie d’interconnexion connaît une bascule de paradigme, passant du cuivre vers l’optique. En mars 2026, trois géants des puces — AMD, Broadcom et Nvidia — ont rejoint Microsoft, Meta et OpenAI pour former un groupe de travail sur un protocole multi-source d’interconnexion de calcul optique. La mission centrale est de développer une couche physique optique universelle et des composants unifiés, en remplaçant les câbles en cuivre traditionnels par des fibres optiques. Dans ce plan, la norme prendra en charge des connexions d’expansion verticales à la fois au sein des systèmes IA et entre les racks. À terme, les vitesses de transfert de données atteindront 3,2 Tb/s. Contrairement aux anciennes normes propriétaires et exclusives, la spécification OCI suit une philosophie de conception « protocol-agnostic ». Elle peut prendre en charge à la fois NVLink de Nvidia et le protocole UALink mené par AMD et Broadcom.
Côté inférence, la « séparation prefill-decoding » émerge comme le paradigme architectural dominant. Le design de référence de Kimi déploie les deux étapes sur des nœuds distincts, et cette architecture est largement adoptée. L’étape prefill est gourmande en calcul, tandis que l’étape decoding est gourmande en bande passante mémoire. Les séparer et les déployer peut améliorer sensiblement l’efficacité globale du système.
Valeur à long terme au niveau matériel : pourquoi « posséder les rails » est plus fiable que « parier sur le train »
La logique d’investissement de Mr. Bubble est restée constante : plutôt que de miser sur des laboratoires IA de pointe en compétition, il vaut mieux détenir des entreprises qui possèdent des capacités d’infrastructure critiques, incluant le matériel, le packaging, le stockage et d’autres composants essentiels. Cette logique a été confirmée par la performance récente du marché.
Au 22 septembre 2026 à la clôture (heure de Pékin), les données de marché de Gate montrent que Nvidia s’est échangée à 227,38 $, en hausse de 2,30%. L’ADR TSMC était à 445,14 $, en hausse de 2,41%. Micron Technology était à 1 043,96 $, en hausse de 2,77%. L’ADR SK hynix était à 188,86 $, en hausse de 0,73%. Intel a progressé de 12,14% et AMD a grimpé de 9,95%, sa capitalisation boursière franchissant d’abord le seuil des 1 000 milliards de dollars.
Cours de l’action Nvidia, source : cotes boursières Gate
Cours de l’action Intel, source : cotes boursières Gate
Cours de l’action AMD, source : cotes boursières Gate
JPMorgan a relevé ses prévisions de capacité mensuelle CoWoS pour TSMC à la fin 2026, 2027 et 2028, respectivement à 115 000 wafers, 190 000 wafers et 225 000 wafers, et a noté que la pénurie de CoWoS s’aggrave. Evercore s’attend à ce que la capacité de laser à modulation par absorption électro (EAM) de Broadcom augmente d’environ 43 millions à 44 millions d’unités en 2025 à 50 millions d’unités en 2026, reflétant une croissance structurelle de la demande en interconnexions. Ces trois sociétés — qu’il s’agisse de l’avis d’Astera Labs selon lequel le contenu d’interconnexion monocip Scale-up continue d’augmenter, des prévisions de Marvell sur le taux de croissance de son activité connectivité ou de l’accent mis par Intel sur l’advanced packaging comme goulot d’étranglement pour l’ensemble de l’industrie — convergent toutes vers la même conclusion : les interconnexions, le packaging et la mémoire deviennent de nouveaux composants rares dans l’infrastructure IA.
Conclusion
Le centre de gravité concurrentiel de l’infrastructure de calcul IA se déplace des percées ponctuelles impulsées par la miniaturisation des procédés vers une coordination au niveau système entre packaging, interconnexions et stockage. Le défi posé par l’économie de la loi de Moore ne signifie pas que la croissance du calcul s’arrête. Cela signifie que la répartition de la valeur passe de « qui possède le nœud de procédé le plus avancé » à « qui contrôle le goulot d’étranglement le plus critique ». La rareté des capacités d’advanced packaging, une offre-demande tendue en HBM, le délestage via flash et la perspective d’industrialisation de la 3D DRAM, ainsi que la nouvelle position de goulot d’étranglement des PCB et des interconnexions système, constituent désormais la nouvelle ligne directrice des investissements en actions de puces aux États-Unis.
Pour les investisseurs qui suivent cette tendance, comprendre la logique d’empilement physique des puces vers les racks peut compter davantage que la poursuite des fluctuations à court terme sur une seule valeur. Comme l’a dit Mr. Bubble — « les personnes qui détiennent les rails valent plus pour le long terme que les entreprises qui construisent des trains. »
FAQ
Q1 : Pourquoi l’advanced packaging est-il appelé la « nouvelle loi de Moore » ?
La loi de Moore traditionnelle repose sur la miniaturisation par lithographie photoréflexion afin d’augmenter la densité de transistors. Mais les dépenses d’investissement pour les procédés avancés ont explosé, atteignant des dizaines de milliards de dollars, tandis que l’amélioration de densité pourrait n’être que de 15% à 20%. L’advanced packaging connecte plusieurs puces dans un système intégré, en utilisant « l’expansion de la surface des dies » plutôt que « la réduction des transistors », ce qui en fait une voie d’expansion du calcul plus économiquement viable.
Q2 : Quelles sont les orientations des technologies de stockage après la HBM ?
À court terme, le délestage vers le flash est une solution pragmatique pour gérer des contextes d’inférence massifs. À moyen terme, la 3D DRAM, en liant verticalement la DRAM au-dessus de la puce logique, devrait réduire simultanément la latence, augmenter la bande passante et diminuer la consommation d’énergie. La solution 3D DRAM de d-Matrix a démontré une bande passante de plus de 100 TB/s lors de Hot Chips 2026, et devrait finaliser le tape-out d’ici la fin 2026.
Q3 : Pourquoi les fabricants de PCB deviennent-ils un nouveau goulot d’étranglement pour les puces IA ?
Lorsqu’un seul packaging ne peut pas accueillir davantage de bare dies, les puces doivent utiliser des interconnexions à grande vitesse réalisées via des PCB. Rubin Ultra de Nvidia est passé d’un packaging à quatre bare dies à une conception à deux bare dies double-packagée. La transmission de l’intégrité du signal entre les deux groupes de puces emballées dépend des capacités de procédé du fabricant de PCB. Cela transforme le PCB d’un connecteur passif en un goulot d’étranglement actif qui limite le rythme de l’expansion du calcul.
Q4 : Après les GPU, quels domaines les investisseurs en puces IA devraient-ils privilégier ?
Pour le packaging : se concentrer sur les bénéficiaires de l’expansion des capacités CoWoS et sur les entreprises qui prennent en charge du travail dans les OSAT. Pour les interconnexions : se concentrer sur les acteurs qui soutiennent le déploiement des normes d’interconnexion optique (OCI). Pour le stockage : se concentrer sur les fournisseurs de HBM, les innovateurs précoces de la technologie 3D DRAM et les concepteurs de contrôleurs flash. Au niveau système : se concentrer sur les entreprises qui mènent dans les capacités de conception au niveau des racks.
Q5 : Les valorisations dans le secteur américain des semi-conducteurs actuel sont-elles raisonnables ?
Au 22 septembre (heure de Pékin), l’indice des semi-conducteurs de Philadelphie est à 12 398,17. Le P/E (TTM) de l’ADR TSMC est d’environ 33x. Étant donné que l’infrastructure de calcul IA se trouve encore dans un cycle d’expansion structurelle, les écarts offre-demande en advanced packaging et en HBM devraient persister au-delà de 2027, et la croissance des profits des leaders pourrait absorber les valorisations actuelles. Toutefois, les investisseurs doivent surveiller les risques potentiels, notamment les contrôles à l’exportation, les facteurs géopolitiques et la possibilité que l’expansion des capacités augmente plus lentement que prévu.
