Qu’est-ce que le packaging avancé CoWoS ? Pourquoi l’approvisionnement en puces d’IA dépend de bien plus que des GPU

En 2026, les technologies de packaging avancé restent au cœur des priorités de l’industrie des semi-conducteurs. Lors de son symposium technologique annuel, TSMC a présenté une feuille de route pour le packaging CoWoS à plus grande échelle, avec pour objectif d’intégrer davantage de chiplets de calcul et de mémoire HBM en augmentant la taille du boîtier. De son côté, TrendForce a indiqué en septembre qu’à mesure que la taille des accélérateurs d’IA augmente, le CoWoS-L devrait rester une solution de packaging importante pour les puces d’IA haut de gamme au cours des prochaines années.

Pour NVIDIA, AMD et les autres fournisseurs de puces d’IA, même s’ils parviennent à obtenir suffisamment de wafers issus de procédés avancés, une pénurie de HBM ou de capacité de packaging avancé pourrait encore les empêcher de livrer leurs produits dans les délais prévus. Comprendre le CoWoS permet donc non seulement d’expliquer comment les puces d’IA sont fabriquées, mais aussi d’aider les investisseurs à analyser les contraintes de capacité, la concurrence technologique et les opportunités commerciales dans l’ensemble de la chaîne d’approvisionnement des semi-conducteurs.

Points clés à retenir

• Le CoWoS est une technologie de packaging avancé de TSMC. Elle utilise des structures d’interconnexion haute densité pour intégrer des GPU, des chiplets de calcul pour accélérateurs d’IA et de la mémoire à large bande passante (HBM) dans un même boîtier.

• La production de puces d’IA dépend de bien plus que des wafers de GPU. Les wafers issus de procédés avancés, la HBM, la capacité de packaging CoWoS et les substrats de boîtier peuvent tous influer sur le nombre final de produits livrés.

• Le CoWoS-S, le CoWoS-L et le CoWoS-R utilisent des structures d’interconnexion différentes. À mesure que les puces d’IA gagnent en taille, le CoWoS-L devient une solution de packaging importante pour les grands accélérateurs d’IA.

• NVIDIA, AMD et les fournisseurs de services cloud se disputent tous les ressources de packaging avancé. Le développement des GPU d’IA et des ASIC personnalisés signifie que la demande de CoWoS ne se limite plus à un seul fabricant de puces.

• L’augmentation de la capacité CoWoS pourrait affecter la chaîne d’approvisionnement des semi-conducteurs. Toutefois, une hausse de la demande de packaging ne signifie pas que toutes les entreprises concernées enregistreront la même croissance de leurs bénéfices. Les capacités technologiques, les commandes et les valorisations doivent toujours être examinées avec attention.

Qu’est-ce que le CoWoS et en quoi diffère-t-il du packaging traditionnel des puces ?

CoWoS signifie Chip-on-Wafer-on-Substrate. Il s’agit d’une technologie de packaging avancé 2.5D dont la fonction principale consiste à relier plusieurs puces ou chiplets au moyen de structures d’interconnexion haute densité afin qu’ils puissent fonctionner ensemble dans un même boîtier. Contrairement aux architectures qui concentrent toutes les fonctions dans une seule grande puce, le CoWoS peut combiner des puces de calcul, de la mémoire et d’autres composants pour former un système plus complexe.

Le packaging traditionnel des puces sert principalement à protéger la puce, à la relier aux circuits externes et à fournir des chemins pour l’alimentation électrique et la dissipation thermique. Dans certaines solutions de packaging traditionnelles, les processeurs et la mémoire communiquent par l’intermédiaire de cartes de circuits situées à l’extérieur du boîtier. À mesure que les besoins en calcul d’IA exigent des vitesses de transfert de données plus élevées, ce type de connexion peut se heurter à des limites en matière de bande passante, de latence et de consommation électrique. Le CoWoS utilise au contraire un interposeur ou d’autres structures d’interconnexion haute densité afin de réduire la distance entre les différentes puces et d’améliorer l’efficacité des échanges de données.

Par exemple, un grand accélérateur conçu pour l’entraînement de modèles d’IA peut devoir être connecté simultanément à plusieurs empilements de HBM. Le CoWoS permet d’installer la puce de calcul et la HBM dans la même structure de boîtier, puis d’utiliser des interconnexions métalliques denses pour permettre des communications à haut débit. Cela ne signifie pas que le GPU et la HBM sont fabriqués comme une seule puce. Le packaging avancé crée plutôt un système de calcul étroitement intégré. TSMC inclut le CoWoS dans sa plateforme technologique 3DFabric et continue de développer ses structures de packaging pour répondre aux besoins du calcul haute performance et des applications d’IA.

Comment le CoWoS intègre-t-il les GPU, la HBM et les interposeurs ?

La structure de base du CoWoS comprend généralement des puces logiques de calcul, de la HBM, des structures d’interconnexion haute densité et un substrat de boîtier. La puce logique effectue les calculs d’IA, la HBM fournit un accès rapide aux données et l’interposeur ou la structure d’interconnexion locale relie les signaux entre les différentes puces. Le substrat de boîtier relie ensuite l’ensemble du module à la carte mère du serveur et prend en charge l’alimentation électrique ainsi que la transmission des signaux.

La HBM est un composant clé de cette structure. Par rapport à la mémoire de serveur classique, la HBM empile plusieurs couches de puces DRAM et utilise une interface large pour fournir une bande passante mémoire très élevée dans un boîtier relativement compact. Pour les tâches d’inférence qui lisent fréquemment les paramètres des modèles et pour les tâches d’entraînement qui nécessitent d’importants échanges de données, la HBM peut contribuer à réduire certains goulots d’étranglement liés à l’accès à la mémoire.

Toutefois, la HBM ne peut fournir ses performances maximales que si la puce de calcul peut y accéder efficacement. Le CoWoS relie la puce de calcul à plusieurs empilements de HBM au moyen d’interconnexions denses, ce qui permet aux données de parcourir des distances plus courtes. Cela peut non seulement accroître la bande passante, mais aussi améliorer l’efficacité énergétique de certains processus de transfert de données.

Les performances d’un accélérateur d’IA avancé dépendent donc de multiples facteurs, notamment de l’architecture de calcul, de la configuration de la HBM, des interconnexions du packaging et des logiciels système. Même si un GPU dispose d’une puissance de calcul théorique très élevée, ses performances dans des applications réelles peuvent rester limitées si la bande passante mémoire est insuffisante ou si l’efficacité du transfert de données est faible.

Quelles sont les différences entre le CoWoS-S, le CoWoS-L et le CoWoS-R ?

TSMC propose actuellement trois grandes solutions technologiques : le CoWoS-S, le CoWoS-L et le CoWoS-R. Elles ont pour objectif commun de permettre l’intégration de puces à haute densité, mais diffèrent par la structure de leur interposeur, leur évolutivité et leurs cas d’utilisation.

Le CoWoS-S est une solution relativement mature. Il utilise un grand interposeur en silicium pour relier les puces de calcul et la HBM, offrant ainsi une densité d’interconnexion élevée. À mesure que les accélérateurs d’IA intègrent davantage de chiplets de calcul et d’empilements de HBM, la surface nécessaire du boîtier continue d’augmenter. La difficulté de fabrication, le coût et les limites de taille des grands interposeurs en silicium deviennent progressivement des problèmes à résoudre.

Le CoWoS-L combine des couches de redistribution avec des structures d’interconnexion locale en silicium. Il fournit des interconnexions haute densité là où des connexions à haut débit sont nécessaires, tout en prenant en charge une surface de boîtier plus importante. Le CoWoS-L de TSMC est entré en production de masse en 2024 et continue d’évoluer vers des formats plus grands. Dans une étude publiée en 2026, TrendForce a indiqué que le CoWoS-L devrait conserver une place importante dans le packaging avancé des puces d’IA haut de gamme jusqu’en 2028, grâce à sa maturité technologique et à ses avantages en matière de rendement.

Le CoWoS-R utilise un interposeur RDL fondé sur des interconnexions en polymère et en cuivre, offrant des options de conception plus flexibles dans certaines applications. Il convient toutefois de noter qu’aucune des trois solutions ne dispose d’un classement absolu des performances applicable à tous les produits. Les concepteurs de puces doivent sélectionner la solution appropriée en fonction de la densité d’interconnexion, de la taille du boîtier, des coûts de fabrication, du rendement et des exigences du produit.

Pourquoi la demande de puces d’IA dépend-elle de plus que de la capacité de production des GPU ?

La fabrication de puces d’IA comprend plusieurs étapes interdépendantes. Tout d’abord, une entreprise de conception de puces finalise l’architecture d’un GPU ou d’un accélérateur d’IA. Une fonderie utilise ensuite un procédé avancé pour fabriquer la puce de calcul. Parallèlement, les fabricants de mémoire doivent fournir une HBM conforme aux spécifications requises, tandis que les fabricants de packaging intègrent la puce de calcul et la mémoire. Le produit passe ensuite par des étapes de test, d’assemblage du substrat et d’autres processus avant de pouvoir être livré.

La production de wafers de GPU ne représente donc qu’une partie de la capacité d’approvisionnement en puces d’IA. Supposons qu’une entreprise prévoie de produire 100 000 accélérateurs d’IA et qu’elle ait obtenu suffisamment de puces de calcul, mais que la HBM disponible ne permette de prendre en charge que 80 000 produits et que la capacité de packaging avancé ne permette d’en prendre en charge que 60 000. Dans ce cas, le nombre final de produits achevés pourrait être limité par l’étape du packaging. Cet exemple sert uniquement à expliquer les contraintes de la chaîne d’approvisionnement et ne représente pas les données de production réelles d’une entreprise.

En mars 2026, une étude publiée par Epoch AI a estimé qu’en 2025, NVIDIA, Google, AMD et Amazon — les quatre principaux concepteurs et acheteurs de puces d’IA — avaient consommé collectivement plus de 90 % de la capacité mondiale de CoWoS et de l’approvisionnement en HBM, tout en représentant une part relativement plus faible de la production de chiplets logiques avancés. Cela indique qu’au cours de certaines périodes, le packaging avancé et la HBM peuvent être davantage limités que l’approvisionnement en wafers logiques avancés au sens traditionnel. Il convient de noter que l’étude reposait sur un modèle d’estimation et que ses résultats ne représentent pas les taux réels d’utilisation des capacités de l’ensemble des fabricants.

L’analyse de l’approvisionnement en puces d’IA nécessite donc plus qu’un suivi de la capacité de production de wafers en 3 nm ou en 2 nm de TSMC. Il faut également prendre en compte les livraisons de HBM, le rendement du packaging, l’approvisionnement en substrats et la capacité de test. Les taux d’augmentation des capacités varient selon les étapes, et les retards à n’importe quelle étape critique pourraient affecter le calendrier de lancement et de livraison des produits finaux.

Pourquoi NVIDIA, AMD et les fournisseurs de services cloud se disputent-ils la capacité CoWoS ?

À mesure que la demande en calcul d’IA augmente, NVIDIA et AMD ont toutes deux besoin de davantage de ressources de packaging avancé pour leurs produits GPU de nouvelle génération. Parallèlement, de grandes entreprises technologiques telles que Google, Amazon, Microsoft et Meta développent leurs propres accélérateurs d’IA. Bien que ces produits utilisent des architectures de calcul différentes, certains nécessitent également de la HBM et des technologies de packaging avancé, ce qui crée une demande partagée dans la chaîne d’approvisionnement concernée.

Pour NVIDIA, la capacité CoWoS est étroitement liée à la capacité de livraison de ses GPU d’IA haut de gamme. Les GPU doivent être assemblés avec de la HBM avant de pouvoir être intégrés à des systèmes à l’échelle d’un serveur ou d’un rack. Même si la demande du marché pour les accélérateurs d’IA est forte, une capacité de packaging insuffisante peut contraindre les entreprises à ajuster leurs calendriers de livraison. AMD fait face à des difficultés similaires, car le développement de ses produits Instinct nécessite également de coordonner les ressources en wafers, en HBM, en packaging et en substrats.

En septembre 2026, TrendForce a indiqué que NVIDIA continuait de développer des systèmes de racks d’IA à grande échelle, tandis qu’AMD promouvait activement ses produits des séries MI400/MI450. Parallèlement, le TPU de Google, le Trainium d’Amazon et les autres ASIC développés en interne par les fournisseurs de services cloud étendaient leurs déploiements. Les différents produits utilisent des solutions de packaging différentes, mais la tendance générale est que davantage de fournisseurs de puces d’IA ont besoin de ressources de packaging haute densité et de mémoire à haut débit.

Cette concurrence ne signifie pas que toutes les puces d’IA doivent utiliser le CoWoS. Des technologies alternatives telles que l’EMIB d’Intel se développent également, et certaines puces peuvent utiliser d’autres solutions de packaging. Le point essentiel est que le calcul d’IA haut de gamme exige toujours une densité d’interconnexion des puces, une surface de boîtier et une bande passante mémoire plus importantes, ce qui fait du packaging avancé une ressource de plus en plus importante dans la chaîne d’approvisionnement.

Pourquoi est-il difficile d’augmenter rapidement la capacité CoWoS ?

L’augmentation de la capacité de packaging avancé ne consiste pas seulement à ajouter des équipements. Le CoWoS comprend plusieurs processus complexes, tels que la fabrication de haute précision, le placement des puces, le traitement des structures d’interconnexion, la gestion des matériaux et les tests de fiabilité. À mesure que la surface des boîtiers augmente et que le nombre de chiplets s’accroît, les fabricants doivent contrôler davantage de variables de processus, ce qui impose des exigences plus élevées en matière de précision des équipements, de rendement et de coordination de la chaîne d’approvisionnement.

Le rendement du packaging est un facteur important. Supposons qu’un grand module de boîtier contienne plusieurs chiplets de calcul à forte valeur et des empilements de HBM. Un défaut à une étape critique de la fabrication pourrait affecter l’utilisation de l’ensemble du module. Plus la structure du boîtier est complexe, plus les fabricants doivent optimiser leurs processus, leurs procédures d’inspection et leurs opérations de reprise. Il faut donc généralement du temps pour qu’une nouvelle ligne de production de packaging passe de la construction à une production de masse stable. La capacité prévue ne peut pas être assimilée simplement à la capacité réelle de livraison.

En outre, l’augmentation de la capacité CoWoS dépend des équipements en amont, des substrats de boîtier, des matériaux et des ressources humaines. En avril 2026, TrendForce a indiqué que la demande de puces d’IA avait étendu les tensions sur l’approvisionnement, de la fabrication de wafers avancés aux équipements de packaging, aux substrats et aux matériaux associés. Même si TSMC continue d’augmenter sa capacité de packaging, une expansion plus lente chez les fournisseurs de soutien pourrait créer de nouveaux goulots d’étranglement.

Pour les fabricants de puces, cela explique également pourquoi la planification des capacités à long terme devient de plus en plus importante. Les entreprises doivent se coordonner à l’avance avec les fonderies, les fabricants de mémoire et les fournisseurs de packaging afin de s’assurer que les ressources nécessaires sont disponibles à peu près au même moment aux différentes étapes de fabrication. Dans le cas contraire, une augmentation de la capacité à une étape donnée pourrait ne pas se traduire immédiatement par une hausse des livraisons de puces d’IA finales.

Comment TSMC augmente-t-elle sa capacité CoWoS ? Quelles sont les nouveautés en 2026 ?

TSMC augmente la taille des boîtiers, optimise les structures d’interconnexion et accroît sa capacité de production afin de répondre aux besoins en performances de calcul et en capacité mémoire des accélérateurs d’IA de nouvelle génération. À mesure que les accélérateurs d’IA individuels intègrent davantage de chiplets et de HBM, la surface des boîtiers continue de croître, faisant des limites de taille des interposeurs traditionnels un défi technique majeur.

En mai 2026, TSMC a présenté des technologies CoWoS de plus grande taille lors d’un symposium technologique et a indiqué avoir commencé à produire une solution CoWoS mesurant 5,5 fois la taille du réticule. Ce multiple décrit l’échelle du boîtier par rapport à la surface d’exposition d’un réticule standard. Il ne signifie pas que les performances de calcul augmentent dans les mêmes proportions. L’intérêt principal de l’augmentation de la taille du boîtier est de permettre l’intégration d’un plus grand nombre de puces de calcul et de composants mémoire dans un même boîtier.

Feuille de route de l’expansion de la technologie CoWoS de TSMC

Source : documentation de TSMC sur la technologie CoWoS et symposium technologique de 2026. Les échéances futures sont prévisionnelles et n’indiquent pas qu’une production de masse a déjà été réalisée.

Ces évolutions reflètent les changements dans la manière dont les puces d’IA gagnent en capacité. Auparavant, l’adoption de procédés de fabrication des transistors plus avancés constituait un moyen important d’améliorer les performances de calcul. Aujourd’hui, les fabricants peuvent également améliorer les capacités des systèmes en augmentant la taille des boîtiers et le nombre de chiplets et d’empilements de HBM. Toutefois, les boîtiers de plus grande taille peuvent aussi créer des difficultés liées aux coûts de fabrication, à l’alimentation électrique, à la dissipation thermique et au rendement. La valeur commerciale réelle de ces feuilles de route technologiques doit encore être évaluée en fonction des performances en production de masse.

Quelle est la relation entre le CoWoS, la HBM, les chiplets et les procédés avancés ?

Le CoWoS, la HBM, les chiplets et les procédés avancés apparaissent souvent ensemble dans les discussions sur l’industrie des puces d’IA, mais il ne s’agit pas des mêmes concepts technologiques. Les procédés avancés influent principalement sur la densité des transistors, les performances et la consommation électrique des puces logiques. Les chiplets sont une méthode de conception qui consiste à diviser un système complexe en plusieurs chiplets. La HBM fournit une mémoire à large bande passante. Le CoWoS intègre ces composants dans un même boîtier au moyen d’interconnexions haute densité.

Par exemple, un accélérateur d’IA peut utiliser un procédé avancé pour fabriquer des chiplets de calcul, puis relier plusieurs chiplets à de la HBM au moyen du CoWoS. Cette conception peut, dans une certaine mesure, surmonter les limites auxquelles se heurte une seule grande puce en matière de taille de fabrication et d’intégration système. Toutefois, les chiplets ne nécessitent pas forcément le CoWoS, et la HBM n’est pas indispensable à toutes les puces d’IA. L’architecture spécifique dépend des objectifs de performance, des coûts de fabrication et des cas d’utilisation du produit.

Du point de vue de la chaîne d’approvisionnement, ces technologies sont fortement complémentaires. Les procédés avancés déterminent les capacités fondamentales des puces de calcul, la HBM fournit la bande passante nécessaire aux données et le packaging avancé détermine l’efficacité avec laquelle plusieurs composants peuvent fonctionner ensemble. Le développement de l’industrie des puces d’IA ne peut donc pas être attribué simplement à la poursuite de la réduction de la taille des nœuds de gravure. Il nécessite une optimisation coordonnée de la conception des puces, de la fabrication, de la mémoire et du packaging.

Quelles entreprises de semi-conducteurs pourraient être affectées par la croissance de la demande de CoWoS ?

La hausse de la demande de CoWoS affecte en premier lieu les fonderies et les entreprises de packaging avancé. TSMC ne fabrique pas seulement de grands volumes de puces logiques avancées, elle fournit également des services de packaging CoWoS, ce qui lui permet de participer à plusieurs étapes, de la fabrication front-end à l’intégration back-end. Toutefois, l’augmentation de la capacité de packaging avancé nécessite généralement d’importants investissements en capital. Sa contribution aux bénéfices dépend toujours de l’utilisation des capacités, du rendement de fabrication, de la tarification appliquée aux clients et des coûts d’amortissement.

Les fournisseurs de HBM et de matériaux pour semi-conducteurs constituent un autre groupe susceptible d’être affecté. Des entreprises telles que SK hynix, Samsung et Micron participent au marché de la mémoire à large bande passante, tandis que les fournisseurs de substrats de boîtier avancés, d’équipements et de matériaux associés peuvent également bénéficier de la croissance de la demande en calcul d’IA. Toutefois, les entreprises diffèrent par leurs gammes de produits, leurs capacités technologiques et leurs structures de clientèle. L’ensemble de la chaîne d’approvisionnement ne doit pas être considéré comme une seule catégorie de croissance.

Pour NVIDIA et AMD, l’augmentation de la capacité CoWoS pourrait améliorer les conditions d’approvisionnement des accélérateurs d’IA haut de gamme. Si les ressources de packaging deviennent plus facilement disponibles, les fabricants de puces pourraient avoir plus de facilité à honorer les commandes de leurs clients. Toutefois, une amélioration de l’approvisionnement pourrait également modifier les prix et le paysage concurrentiel. En particulier, à mesure que davantage de GPU d’IA et d’ASIC personnalisés arrivent sur le marché, les ressources de packaging avancé pourraient être moins contraintes et la concurrence entre les fabricants pourrait davantage porter sur les performances réelles, les coûts des systèmes et les écosystèmes logiciels.

Les investisseurs ne doivent donc pas déduire que le chiffre d’affaires ou le cours de l’action d’une entreprise augmentera nécessairement simplement parce qu’elle appartient à la chaîne d’approvisionnement du CoWoS. Les facteurs les plus importants comprennent notamment le rôle spécifique de l’entreprise dans la chaîne d’approvisionnement, les barrières technologiques, les plans d’augmentation des capacités, la concentration de la clientèle et l’évolution future des marges bénéficiaires.

Comment les investisseurs peuvent-ils déterminer si l’augmentation de la capacité CoWoS crée de véritables opportunités d’investissement ?

Les investisseurs qui suivent TSMC et les actions du secteur des semi-conducteurs liés à l’IA doivent distinguer la demande du marché, les plans de capacité et les livraisons réelles. La croissance de la demande de CoWoS indique que les clients souhaitent davantage de ressources de packaging avancé, mais les nouvelles capacités prévues doivent passer par l’installation des équipements, la validation des processus et l’amélioration du rendement avant de devenir progressivement une production commercialisable.

Les investisseurs peuvent surveiller le taux d’utilisation des capacités et la composition des produits. Si la capacité de packaging avancé reste fortement utilisée pendant une période prolongée, les entreprises concernées pourraient bénéficier de perspectives de croissance favorables. Toutefois, si le secteur augmente fortement ses capacités alors que la demande réelle de puces d’IA est inférieure aux attentes, le taux d’utilisation des capacités pourrait diminuer. Les coûts de fabrication et les prix des produits peuvent également varier selon les solutions technologiques CoWoS. La rentabilité ne peut pas être évaluée uniquement sur la base de la surface des boîtiers ou du volume des capacités.

Les valorisations des entreprises et les anticipations du marché doivent également être prises en compte. Les cours des actions du secteur des semi-conducteurs intègrent souvent à l’avance les anticipations de croissance pour les prochains trimestres, voire pour des périodes plus longues. Même si la demande de CoWoS continue de croître, si le cours d’une entreprise intègre déjà pleinement des anticipations optimistes, ses performances financières réelles pourraient ne pas suffire à entraîner une nouvelle hausse de sa valorisation.

Pour les investisseurs individuels, le CoWoS doit plutôt être considéré comme un outil d’analyse permettant de comprendre la chaîne d’approvisionnement des semi-conducteurs liés à l’IA, et non comme un signal d’achat ou de vente indépendant. Une évaluation plus complète des évolutions du secteur nécessite d’examiner le packaging avancé parallèlement à la HBM, aux fonderies de wafers, aux livraisons de GPU, aux dépenses d’investissement des clients et aux marges bénéficiaires des entreprises.

Résumé

Le CoWoS est une technologie de packaging avancé importante que TSMC utilise pour le calcul haute performance et les accélérateurs d’IA. Grâce à des structures d’interconnexion haute densité, il intègre des GPU, des chiplets de calcul et de la HBM dans un même boîtier. Il ne concerne pas uniquement l’assemblage des puces. Il influe également sur l’efficacité du transfert de données entre le calcul et la mémoire, les performances du système et la capacité d’évolution de la fabrication.

Alors que NVIDIA, AMD et les principaux fournisseurs de services cloud continuent de développer des accélérateurs d’IA, le packaging avancé est devenu un facteur important de l’approvisionnement en puces. Même si l’approvisionnement en wafers issus de procédés avancés est suffisant, les goulots d’étranglement liés à la HBM, au CoWoS ou aux substrats de boîtier pourraient encore limiter les livraisons de produits finaux.

À l’avenir, à mesure que le CoWoS-L, les technologies de boîtiers de grande taille et d’autres solutions de packaging avancé continueront de se développer, la concurrence entre les puces d’IA dépendra de plus en plus de la coordination entre les capacités de fabrication, de mémoire et d’intégration système. Pour les investisseurs du secteur des semi-conducteurs, comprendre le CoWoS permet d’examiner les dynamiques réelles de l’offre et de la demande dans l’industrie de l’IA au-delà des GPU. Les évaluations doivent toutefois continuer à intégrer les bénéfices des entreprises, l’utilisation des capacités et les valorisations boursières.

FAQ

Qu’est-ce que le CoWoS ?

Le CoWoS est une technologie de packaging avancé développée par TSMC. Elle intègre des puces de calcul avec des composants tels que la HBM dans un même boîtier au moyen de structures d’interconnexion haute densité. Elle est principalement utilisée dans l’IA et le calcul haute performance.

Le CoWoS relève-t-il du packaging 2.5D ou 3D ?

Le CoWoS est généralement classé comme une technologie de packaging avancé 2.5D. Il peut relier plusieurs puces dans un même boîtier et intégrer également de la HBM, qui utilise des structures d’empilement 3D internes. Toutefois, le CoWoS ne doit pas être directement assimilé à l’ensemble des technologies d’empilement de puces 3D.

Quelle est la différence entre le CoWoS et la HBM ?

La HBM est une technologie de mémoire à large bande passante, tandis que le CoWoS est une technologie de packaging avancé. La HBM fournit un accès rapide aux données, tandis que le CoWoS contribue à établir des interconnexions haute densité entre les puces de calcul et la HBM.

Pourquoi le CoWoS affecte-t-il l’approvisionnement en GPU de NVIDIA et d’AMD ?

Les GPU d’IA haut de gamme doivent généralement être assemblés avec de la HBM avant de pouvoir être livrés. Si la capacité CoWoS est insuffisante, les puces de calcul déjà fabriquées peuvent malgré tout ne pas pouvoir devenir des produits finaux dans les délais prévus.

Pourquoi le CoWoS-L devient-il de plus en plus important ?

Le CoWoS-L peut prendre en charge l’intégration de puces à plus grande échelle grâce aux structures RDL et aux interconnexions locales en silicium, afin de répondre aux besoins des accélérateurs d’IA de nouvelle génération en matière de chiplets de calcul et de HBM.

L’augmentation de la capacité CoWoS signifie-t-elle que le cours de l’action de TSMC augmentera nécessairement ?

Pas nécessairement. L’augmentation des capacités peut créer des opportunités commerciales, mais l’évolution du cours dépend également des dépenses d’investissement, des coûts de fabrication, de l’utilisation des capacités, de la rentabilité et de la valorisation du marché.